電位検査回路、デバイス検査装置および電位検査方法

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【発明の名称】	電位検査回路、デバイス検査装置および電位検査方法
【発明者】	【氏名】加藤俊介
【要約】	【課題】パス・フェイル判定およびＡＤ変換の結果の間に矛盾が生ぜず、パス・フェイル判定を高速に行う電位検査装置を提供する。【解決手段】制御回路１０はレジスタ２２から読み出した上限値を、ラッチ１６を介してＤＡコンバータ１８に与えることによって、比較器１４の一方の入力端子へと入力する。検査対象である電位Ｖは、ホールド回路１２を介して比較器１４の他方の入力端子に入力される。比較器１４は上限値を基準として電位Ｖの値の大小を判断し、制御回路１０へと出力する。同様の動作は、下限値に対しても行われる。上限値および下限値との比較によって、電位Ｖの値は許容範囲内であるか否かについてのパス・フェイル判定をなされる。さらに制御回路１０は、レジスタ２０からデータＤ１～Ｄｎを順に読み出して比較の基準を徐々に変化させ、電位ＶのＡＤ変換を行う。パス・フェイル判定およびＡＤ変換は共通の比較器１４においてなされ、矛盾は生じない。

【特許請求の範囲】
【請求項１】検査対象たる入力電位を基準値と比較して比較結果を出力する比較器と、入力電位の許容限度を表す値である許容限度値を前記基準値として与えることによって得られる前記比較結果に応じて前記入力電位の可否の判断を行う判断手段、および前記基準値を変化させつつ前記比較器に与えることによって得られる前記比較結果に応じて前記入力電位の値を求める値決定手段を有する制御回路とを備えることを特徴とする電位検査回路。
【請求項２】前記制御回路は、前記許容限度値である、前記入力電位の許容範囲の上限値および下限値を、前記基準値として前記比較器に与え、前記比較器によって前記入力電位が前記上限値よりも高いと判断された場合または前記下限値よりも低いと判断された場合には、前記入力電位が不良であるとの判断を下すことを特徴とする請求項１に記載の電位検査回路。
【請求項３】前記値決定手段は、複数の候補値のうちから任意のものを前記基準値として次々に選択することによって前記比較結果の遷移点を検知し、前記遷移点に対応する候補値に応じて前記入力電位の値を決定することを特徴とする請求項１または請求項２に記載の電位検査回路。
【請求項４】前記比較器は、前記上限値および前記下限値がそれぞれ入力される第１および第２のコンパレータを含み、前記制御回路は、前記第１のコンパレータの比較結果に応じて前記入力電位が高電位側において許容されるか否かを判断し、前記第２のコンパレータの比較結果に応じて前記入力電位が低電位側において許容されるか否かを判断することを特徴とする請求項２に記載の電位検査回路。
【請求項５】前記入力電位はアナログであり、前記判断手段は前記上限値および前記下限値を時間をずらして前記比較器に与え、前記上限値および前記下限値が前記比較器に与えられている間に前記入力電位を保持する保持手段をさらに備えることを特徴とする請求項２に記載の電位検査回路。
【請求項６】前記複数の候補値のうちから任意のものを前記基準値として次々に選択する間、前記入力電位を保持する入力電位用保持手段をさらに備えることを特徴とする請求項３に記載の電位検査回路。
【請求項７】被検査デバイスに入力される入力テストパターン、および前記入力テストパターンが入力された前記被検査デバイスが出力すべき期待パターンを発生するテストパターン発生器と、入力された前記入力テストパターンに応じて前記被検査デバイスが出力した出力パターンと前記期待パターンとの一致の是非に応じて前記被検査デバイスの適否を判断するデバイス検査用比較器と、前記被検査デバイスに電力を供給する電源と、前記被検査デバイスの端子電位を検査する端子電位検査回路とを備えるデバイス検査装置であって、前記端子電位検査回路は、前記端子電位の観察のために取り込まれるサンプル電位を基準電位と比較して比較結果を出力するサンプル電位用比較器と、前記サンプル電位の許容限度を表す電位である許容限度電位を前記基準電位として与えることによって得られる前記比較結果に応じて前記サンプル電位の可否の判断を行う判断手段、および前記基準電位を変化させつつ前記サンプル電位用比較器に与えることによって得られる前記比較結果に応じて前記サンプル電位の値を求める値決定手段を含む制御回路とを有することを特徴とするデバイス検査装置。
【請求項８】検査対象である入力電位が許容範囲内に収まっているかいないかを判断し、収まっていない場合には「否」との判定を下す判定ステップと、前記判定ステップにおいて前記「否」との判定が下されたことに応じて、前記入力電位の詳細値を検索する検索ステップとを備えることを特徴とする電位検査方法。
【請求項９】前記判定ステップは、前記許容範囲の上限および下限と前記入力電位とを比較することによって、前記入力電位が前記許容範囲内に収まっているかいないかを判断することを特徴とする請求項８に記載の電位検査方法。
【請求項１０】前記検索ステップは、複数の候補値のうちから基準として選択されたものを前記入力電位と比較することを次々と行うことによって比較結果の遷移点を検知し、前記遷移点に対応する候補値に応じて前記詳細値を決定するステップであることを特徴とする請求項８または請求項９に記載の電位検査方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、電位検査回路、デバイス検査装置および電位検査方法に関する。
【０００２】
【従来の技術】デバイスの検査装置においては、その検査の信頼性を確保するために、デバイスから出力される電圧は正確に測定されなければならない。また、デバイスに流れ込む電流またはデバイスから流れ出す電流も、正確に測定されることが必要となる。
【０００３】図１は、従来の電位検査装置の構成を示す回路図である。入力端子３０から入力された電位Ｖは、ＡＤコンバータ８１０およびアナログ比較器８２０，８３０に共通に入力される。ＡＤコンバータ８１０と比較器８２０，８３０とはそれぞれ、電位Ｖのデジタル値の決定と、電位Ｖが許容範囲内に存在するか否かの判定（パス・フェイル判定）とを行うために備えられている。パス・フェイル判定は、許容範囲の上限値および下限値と電位Ｖの値とを比較することによって知ることができる。
【０００４】パス・フェイル判定の詳細について説明を行う。比較器８２０のプラス側の入力端子にはＤＡコンバータ８４０から電位の許容範囲の上限値が与えられており、マイナス側の入力端子に入力される電位Ｖのアナログ値との比較が行われる。電位Ｖのアナログ値が上限値よりも高い場合には比較器８２０はＨＦＡＩＬ信号の論理をＬレベルとし、電位Ｖが「ハイ・フェイル（ＨＩＧＨＦＡＩＬ）」である旨を知らせる。一方、低い場合にはＨＦＡＩＬ信号としてＨレベルの信号が出力され、「ハイ・パス（ＨＩＧＨＰＡＳＳ）］である旨が知らされる。
【０００５】同様に、比較器８３０のマイナス側の入力端子にはＤＡコンバータ８５０から下限値が入力され、プラス側の入力端子には電位Ｖが入力される。比較器８３０は比較の結果に応じ、ＬＦＡＩＬ信号の論理をＬレベル（ロウ・フェイル（ＬＯＷＦＡＩＬ））またはＨレベル（ロウ・パス（ＬＯＷＰＡＳＳ））とする。
【０００６】
【発明が解決しようとする課題】図１の構成においては、デジタル値の決定（ＡＤ変換）はＡＤコンバータ８１０において、パス・フェイル判定は比較器８２０，８３０において、それぞれ独立になされる。ＡＤコンバータ８１０および比較器８２０，８３０は、製造上互いの特性に若干の違いが生ずることが避けられない。従って、例えば、デジタル値は許容範囲内に収まっているのに判定はフェイルであるといった結果の矛盾が生じ得るという問題点があった。かかる問題点を解消するために、図２に示される電位検査装置が用いられた。
【０００７】図２は、従来の電位検査装置の他の構成を示す回路図である。入力端子３０から入力されたアナログの電位Ｖはまず、ＡＤコンバータ８１０においてデジタル変換される。そして、ＡＤコンバータ８１０から出力された電位Ｖのデジタル値がデジタル比較器９２０，９３０へと共通に入力される。比較器９２０，９３０には更にリミットレジスタ９４０，９５０から上限値および下限値がそれぞれ入力され、図１の構成と同様に、パス・フェイル判定が行われる。
【０００８】以上の説明から明らかなように、図２の構成では、ＡＤコンバータ８１０の出力に対してパス・フェイル判定が行われる。従って、図１の場合のような結果の矛盾は生じない。しかし、パス・フェイル判定のみ行えば足りる場合にも電位Ｖは必ずＡＤ変換されねばならず、判定に長時間用するという問題点があった。
【０００９】そこで本発明は、以上の問題点に鑑み、検査結果に矛盾が生ずることがなく高速に判定を行う構成を有する電位検査回路、デバイス検査装置および電位検査方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は、本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】上記課題を解決するために、本発明の第１の形態は、検査対象たる入力電位を基準値と比較して比較結果を出力する比較器と、入力電位の許容限度を表す値である許容限度値を前記基準値として与えることによって得られる前記比較結果に応じて前記入力電位の可否の判断を行う判断手段、および前記基準値を変化させつつ前記比較器に与えることによって得られる前記比較結果に応じて前記入力電位の値を求める値決定手段を有する制御回路とを備えることを特徴とする。
【００１１】本発明の第２の形態は、前記制御回路は、前記許容限度値である、前記入力電位の許容範囲の上限値および下限値を、前記基準値として前記比較器に与え、前記比較器によって前記入力電位が前記上限値よりも高いと判断された場合または前記下限値よりも低いと判断された場合には、前記入力電位が不良であるとの判断を下すことを特徴とする。
【００１２】本発明の第３の形態は、前記値決定手段は、複数の候補値のうちから任意のものを前記基準値として次々に選択することによって前記比較結果の遷移点を検知し、前記遷移点に対応する候補値に応じて前記入力電位の値を決定することを特徴とする。
【００１３】本発明の第４の形態は、前記比較器は、前記上限値および前記下限値がそれぞれ入力される第１および第２のコンパレータを含み、前記制御回路は、前記第１のコンパレータの比較結果に応じて前記入力電位が高電位側において許容されるか否かを判断し、前記第２のコンパレータの比較結果に応じて前記入力電位が低電位側において許容されるか否かを判断することを特徴とする。
【００１４】本発明の第５の形態は、前記入力電位はアナログであり、前記判断手段は前記上限値および前記下限値を時間をずらして前記比較器に与え、前記上限値および前記下限値が前記比較器に与えられている間に前記入力電位を保持する保持手段をさらに備えることを特徴とする。
【００１５】本発明の第６の形態は、前記複数の候補値のうちから任意のものを前記基準値として次々に選択する間、前記入力電位を保持する入力電位用保持手段をさらに備えることを特徴とする。
【００１６】本発明の第７の形態は、被検査デバイスに入力される入力テストパターン、および前記入力テストパターンが入力された前記被検査デバイスが出力すべき期待パターンを発生するテストパターン発生器と、入力された前記入力テストパターンに応じて前記被検査デバイスが出力した出力パターンと前記期待パターンとの一致の是非に応じて前記被検査デバイスの適否を判断するデバイス検査用比較器と、前記被検査デバイスに電力を供給する電源と、前記被検査デバイスの端子電位を検査する端子電位検査回路とを備えるデバイス検査装置であって、前記端子電位検査回路は、前記端子電位の観察のために取り込まれるサンプル電位を基準電位と比較して比較結果を出力するサンプル電位用比較器と、前記サンプル電位の許容限度を表す電位である許容限度電位を前記基準電位として与えることによって得られる前記比較結果に応じて前記サンプル電位の可否の判断を行う判断手段、および前記基準電位を変化させつつ前記サンプル電位用比較器に与えることによって得られる前記比較結果に応じて前記サンプル電位の値を求める値決定手段を含む制御回路とを有することを特徴とする。
【００１７】本発明の第８の形態は、検査対象である入力電位が許容範囲内に収まっているかいないかを判断し、収まっていない場合には「否」との判定を下す判定ステップと、前記判定ステップにおいて前記「否」との判定が下されたことに応じて、前記入力電位の詳細値を検索する検索ステップとを備えることを特徴とする。
【００１８】本発明の第９の形態は、前記判定ステップは、前記許容範囲の上限および下限と前記入力電位とを比較することによって、前記入力電位が前記許容範囲内に収まっているかいないかを判断することを特徴とする。
【００１９】本発明の第１０の形態は、前記検索ステップは、複数の候補値のうちから基準として選択されたものを前記入力電位と比較することを次々と行うことによって比較結果の遷移点を検知し、前記遷移点に対応する候補値に応じて前記詳細値を決定するステップであることを特徴とする。
【００２０】なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２１】
【発明の実施の形態】実施の形態１．以下、発明の実施の形態を通じて説明を行うが、以下の実施の形態は特許請求の範囲にかかる発明を限定するものではなく、又実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】図３は、自動検査装置３００の構成を例示する回路図である。自動検査装置３００は、検査対象であるデバイス４００が良品か否かを自動的に検査する装置である。以下、自動検査装置３００の構成および動作について説明を行う。
【００２３】タイミング発生器３１０は、パターン発生器３２０、波形整形器３３０、ピンカード３４０、デジタル比較器３５０および不良解析メモリ３６０にタイミング信号を与える。パターン発生器３２０は、検査されるデバイス４００のアドレスを示すアドレス信号およびデバイス４００における演算処理に用いられる入力テストパターン信号を波形整形器３３０に出力する。波形整形器３３０はデバイス４００の特性に応じて、アドレス信号および入力テストパターン信号の波形を整形する。
【００２４】デバイス４００は自動検査装置３００に備えられるピンカード３４０と電気的に接続され、これを介して波形整形器３３０からアドレス信号および入力テストパターンを受け取る。これらの信号に応じてデバイス４００は論理演算を行い、演算結果として出力パターンをピンカード３４０を介してデジタル比較器３５０へと与える。
【００２５】デジタル比較器３５０にはデバイス４００からの出力パターンの他に、パターン発生器３２０から期待値パターンが入力される。期待値パターンとは、デバイス４００における論理演算が正常に行われた場合に出力されることが期待されるパターンである。デジタル比較器３５０は出力パターンと期待値パターンとを比較し、その一致または不一致を判定することによって、デバイス４００が良品または不良品のいずれであるかを信号のレベルによって表す。不良解析メモリ３６０はデジタル比較器３５０の出力を、後の不良解析のために記憶する。
【００２６】自動検査装置３００のピンカード３４０においては、検査のためにデバイス４００が次々と入れ替えられる。したがって、おのおののデバイス４００に対して正しい検査結果を得るためには、デバイス４００に電力を供給する電源３７０が供給する電流を正確に測定しなければならない。そこで、電源３７０には電流－電圧変換後の電位を測定するために電位検査装置３８０が備えられている。また、デバイス４００の出力端子Ｏｕｔから出力されるＨレベルの信号が設定どおりに出力されているかどうかを確認する必要もある。このために、出力端子Ｏｕｔの信号の検査用には、電位検査装置３８０を有する計測器３９０が備えられている。
【００２７】電源３７０は、デバイス４００の電源端子Ｖｄｄに定電位を与えるための電流を供給するＤＡコンバータ３７２を備えている。ＤＡコンバータ３７２の出力を安定させるために、電源３７０内には比較器３７４が備えられている。プラス側の入力端子にＤＡコンバータ３７２の出力端子が接続された比較器３７４の出力端子と、デバイス４００の電源端子Ｖｄｄとの間には、抵抗３７６が挿入されている。比較器３７４のマイナス側の入力端子には電源端子Ｖｄｄが接続され、負帰還がかけられている。
【００２８】電源３７０内では、抵抗３７６に印加される電圧を観察することによって、ＤＡコンバータ３７２の出力する電流値を間接的に観察する。抵抗３７６に印加される電圧は差動アンプ３７８によって増幅され、電位検査装置３８０においてパス・フェイル判定またはＡＤ変換が行われる。
【００２９】一方、計測器３９０においては、出力端子Ｏｕｔの端子電位を電位検査装置３８０によって観察する。出力端子Ｏｕｔと電位検査装置３８０との間には、端子電位を安定化させるために比較器３９２が挿入されている。比較器３９２のプラス側の入力端子には出力端子Ｏｕｔが接続され、マイナス側の入力端子には帰還がかけられている。電位検査装置３８０には比較器３９２の出力する電位が入力され、パス・フェイル判定またはＡＤ変換が行われる。
【００３０】後述のごとく、本実施の形態の電位検査装置３８０によって行われるパス・フェイル判定およびＡＤ変換には矛盾はなく、また、パス・フェイル判定のみを行う場合には端子電位の適否の判定を早く済ませることができる。これによって、端子電位が正常であることを速やかに確認することが可能となり、自動検査装置３００によるデバイス４００の検査を効率よく終えることが可能となる。
【００３１】なお、以上の説明では、電位の観察は、電源３７０においては電流を電圧に変換することによって間接的になされ、計測器３９０においては無変換の状態で直接的に行われている。しかし、変換および無変換の選択というのは任意に行うことができるものである。たとえば、電源３７０および計測器３９０のいずれにおいても電位の観察を直接的に行うことが可能である。
【００３２】次に、電位検査装置３８０の構成および動作について説明を行う。
【００３３】図４は、本実施の形態の電位検査装置３８０の構成を例示する回路図である。電位検査装置３８０は、従来のＡＤコンバータに変更を加えることによって、ＡＤ変換のみならずパス・フェイル判定の実施をも可能としたものである。具体的には、比較の基準値を断続的に変化させることによってＡＤ変換を行うか、基準値を許容範囲の上限値または下限値に設定することによってパス・フェイル判定を行うかという選択が可能となっている。このような選択は、図４の検査回路３８０に備わる制御回路１０によって実現される。以下、図４および図５を用いて電位検査装置３８０の構成および動作について説明を行う。
【００３４】図５は、パス・フェイル判定の後にＡＤ変換が行われる例に関する、電位検査装置３８０のタイミングチャートである。もちろんパス・フェイル判定の後に必ずＡＤ変換を行わなければならないというものではなく、パス・フェイル判定によって電位Ｖがおかしくないかを確認するだけでも良い。また、パス・フェイル判定を行わず、ＡＤ変換のみを行うことももちろん可能である。さらに、ＡＤ変換の後にパス・フェイル判定を行うことも可能である。
【００３５】まずユーザは、図５（ｄ）に例示されるように、スタート（ＳＴＡＲＴ）信号をＨレベルに引き上げる（論理を「１」にする）ことによって、制御回路１０に処理の開始を指示する。これに応じて制御回路１０は信号ＢＵＳＹの論理を「１」にし、処理中であることを外部へと知らせる。
【００３６】入力端子３０から入力されるアナログの電位Ｖは、サンプルホールド回路１２を介して比較器１４の一方の入力端子へと与えられる。サンプルホールド回路１２は、サンプルである電位Ｖの取り込みおよび保持を、制御回路１０の制御によって切り替えられる。制御回路１０は図５（ａ）に例示されるように、サンプルホールド（ＳＨ）信号３２の論理を「１」から「０」へと遷移させ、取り込んだ電位Ｖのアナログ値を処理の最中保持させる。これによって、パス・フェイル判定からＡＤ変換にわたって、処理の最中に検査対象が変化してしまうことを未然に回避することができる。従って、検査の信頼性が担保される。
【００３７】次に制御回路１０は、比較器１４の他方の入力端子に許容範囲の上限値を入力するために、リミットレジスタ２２にアクセスする。リミットレジスタ２２は、ＡＤコンバータにおいてパス・フェイル判定を可能とするために、従来のＡＤコンバータに新たに設けられている構成である。リミットレジスタ２２には許容範囲の上限値および下限値がデジタルに格納されており、制御回路１０は読み出したデジタルの上限値をラッチ回路１６を介してＤＡコンバータ１８へと与える。ＤＡコンバータ１８が変換を行う間、ラッチ１６は図５（ｂ）に例示されるように上限値を保持する。
【００３８】ＤＡコンバータ１８から出力される上限値のアナログ値は、比較器１４の他方の入力端子へと入力される。比較器１４は、上限値のアナログ値を反転させることによって得られる値を基準として、電位Ｖのアナログ値の比較を行う。このように比較器１４は、制御回路１０によって与えられるデータのアナログ値を基準として、電位Ｖのアナログ値を比較する役割を有する。以下では、上限値のように基準として与えられる値を「基準値」と称呼する。
【００３９】比較の結果は、比較器１４に与えられるストローブ（ＳＴＲＯＢＥ）信号３４が制御回路１０によって図５（ｅ）に例示されるように「１」に励起されることに応じて、制御回路１０へと取り込まれる。比較結果が電位Ｖの方が基準値である上限値よりも大きいことを表す場合には、制御回路１０はＨＦＡＩＬ信号の論理を「１」から「０」へと遷移させ、電位Ｖが許容範囲よりも上側に存在することを外部へと知らせる。上限値についての処理の終了後には、同様の処理が下限値についても行われる（図５（ｂ）および図５（ｅ）参照）。電位Ｖの方が基準値である下限値よりも小さいという比較結果が得られた場合には、制御回路１０はＬＦＡＩＬ信号の論理を「１」から「０」へと遷移させ、電位Ｖが許容範囲よりも下側に存在することを外部へと知らせる。また、ＨＦＡＩＬ信号およびＬＦＡＩＬ信号の論理積をとり、電位Ｖに異常があること（フェイルであること）を知らせる信号ＯＲＦＡＩＬを生成する。
【００４０】以上の記載から明らかなように、本実施の形態の構成においては、パス・フェイル判定に要する時間は、ＤＡコンバータ１８におけるＤＡ変換に要する時間に律速される。一方、従来の図２の構成においては、パス・フェイル判定は、ＡＤコンバータ８１０におけるＡＤ変換に要する時間に律速される。ＡＤ変換よりもＤＡ変換の方が早く済むことは周知の事実であり、本実施の形態の構成のほうが高速である。
【００４１】以上のようにしてパス・フェイル判定が終了すると、制御回路１０は、従来のＡＤコンバータの場合と同じ処理（ＡＤ変換）を引き続き行う。
【００４２】図６は、ＡＤ変換が行われる際の信号のレベルを表す詳細なタイミングチャートである。図６を用いて詳細を以下に述べる。パス・フェイル判定とＡＤ変換とを同じ対象について行うために、図６（ａ）に例示されるように、制御回路１０はサンプルホールド信号３２を「０」のまま保持する。これに応じて図４のサンプルホールド回路１２は電位Ｖのアナログ値を不変のまま保持しつづける。次に制御回路１０は、従来からＡＤ変換に用いられる逐次比較レジスタ（ＳＡＲ）２０を利用して、図６（b）に例示されるようにＤＡコンバータ１８の出力を段階的に引き上げていく。このような段階的な引き上げは、レジスタ２０に格納されているデジタル値を小さい順に読み出すことによって実現できる。または、レジスタ２０から読み出した引き上げの初期値および１回分の増加量を用いて、引き上げの終了値まで引き上げを複数回行うことによって実現することも可能である。このようにして得られたデジタルのデータＤ１～Ｄｎ（ｎ：自然数）は順に、図５（ｂ）に例示されるようにラッチ１６へと与えられていく。
【００４３】以上のような構成によってＤＡコンバータ１８の出力が図６（b）に例示されるごとく階段状に増加することに応じて、比較器１４の基準値は引き上げられていく。制御回路１０はＤＡコンバータ１８の出力が平坦になった時、すなわち比較器１４の基準値が安定した時にストローブ信号３４を「１」に引き上げ、図６（ｄ）に例示される比較器１４の出力を順に取り込んでいく。ここで、パス・フェイル判定に用いられた比較器１４がＡＤ変換においても引き続き利用されることは注目に値する。これによって、比較主体の違いによる特性の相違が生じえず、パス・フェイル判定およびＡＤ変換のそれぞれの結果の間に矛盾が生ずることは回避される。また、比較器１４をパス・フェイル判定およびＡＤ変換において共用することは、回路面積の低減の点から有効である。
【００４４】ＡＤ変換の初期では電位Ｖのアナログ値の方が大きいため、図６（ｄ）に例示されるように比較器１４の出力は「１」となる。しかし、ＤＡコンバータ１８の出力のほうが大きくなると、比較器１４の出力は「０」に変化し、大小関係が反転する。このように大小関係が遷移することを把握することによって、制御回路１０は、遷移の前後のＤＡコンバータ１８の出力の値の間に電位Ｖのアナログ値が存在することを認識することができる。
【００４５】これに応じて制御回路１０は、遷移の前後に図４のレジスタ２０から読み出した２つのデジタル値の間の任意の値を電位Ｖの値とみなして、データＤＶとして外部に出力する。値の決定はたとえば、遷移の前後のデジタル値の平均を採ること、または２つのデジタル値のいずれかをそのまま採用することによってなすことができる。
【００４６】以上の説明ではＤＡコンバータ１８の出力を徐々に増加させる例を取り上げたが、２分探索法を用いることも可能である。図６（ｅ）および図６（ｆ）は、２分探索法を用いる場合のタイミングチャートを表す。制御回路１０は、ＤＡコンバータ１８にデータＤｉ（ｉ：１～ｎの間の任意の整数）として、電位Ｖの値が存在する範囲を２分割する値を与えていく。そして、デジタルのデータＤｉに応じたＤＡコンバータ１８のアナログ出力と電位Ｖとの比較の結果から、分割された範囲のいずれの領域に電位Ｖの値が存在するかを判断し、次のデータＤ（ｉ＋１）についても同様の処理を行う。
【００４７】このようにしてＤＡコンバータ１８の出力を変化させつつ比較器１４の出力を観察することによって、電位Ｖの値が存在する範囲を狭めていく。すると最終的に、電位Ｖの値が間に存在する、これ以上は詳細には調べられないという２つのデジタル値が判明する。すなわちこの区間で、電位Ｖと基準値との大小関係の遷移が生じていることが判明する。制御回路１０は、このデジタル値の間の任意の値を電位Ｖのデジタル値とみなし、データＤＶとして外部へと出力する。
【００４８】以上の説明から明らかなように、本実施の形態の構成においては、パス・フェイル判定およびＡＤ変換に比較器１４を共通に用いることによって、パス・フェイル判定およびＡＤ変換の結果に矛盾が生ずることを回避している。また、パス・フェイル判定のみを行う場合にも、高速に判定を行うことが可能である。
【００４９】なお、図４の構成においては、ＡＤ変換用に用いられていた逐次比較レジスタ２０とは別個に、リミットレジスタ２２を設けている。しかし、レジスタ２０に余裕がある場合には、これに上限値および下限値を記憶させておいても良い。
【００５０】次に、本実施の形態の構成によって必要となる処理の組み合わせの態様について説明を行うために、従来の構成について説明を行う。図１の従来の構成においては、ＡＤ変換およびパス・フェイル判定は並列になされる。したがって、パス・フェイル判定にて異常が生じていると判断された場合のみＡＤ変換を行って詳細な電位Ｖの値を求めるというスキームは不要である。また、図２の構成においては、ＡＤ変換の結果に基づいてパス・フェイル判定が行われるため、やはりこのようなスキームは不要である。
【００５１】一方、図４の本実施の形態の構成においては、パス・フェイル判定およびＡＤ変換は並列にはなされず、時間をずらして順になされる。したがって、パス・フェイル判定で異常が発見された場合のみＡＤ変換を行うというスキームを採用することに意義が生じ得る。そこで、以下においては、ユーザが選択した組み合わせに応じて処理を行う構成について説明を行う。
【００５２】パス・フェイル判定およびＡＤ変換の組み合わせは、図４の制御回路１０によって、モードとして受け付けられる。表１は、モードの種類を例示する表である。
【００５３】
【表１】

表１に例示されるように、モードにはモード０～モード３までの４種類がある。モード０はパス・フェイル判定のみを行うモードであり、電位ＶのＡＤ変換は行われない。モード１はパス・フェイル判定を行い、フェイルの結果が出た場合のみＡＤ変換を行うモードである。モード２はパス・フェイル判定およびＡＤ変換のいずれも行うモードである。モード３は、ＡＤ変換のみ行い、パス・フェイル判定は行わないモードである。ユーザは好みのモードを図４のモード（ＭＯＤＥ）信号によって制御回路１０に知らせることによって、電位Ｖの検査を所望に行うことが可能となる。以下では、図４および図７を用いて、電位検査装置３８０が行う処理について経時的に説明を行う。
【００５４】図７は、電位検査装置３８０が行う処理を例示するフローチャートである。
【００５５】まず、図４のスタート（ＳＴＡＲＴ）信号が図５（ｄ）に例示されるようにＨレベルとなることに応じて、処理が開始される（図７のステップＳ１０）。これを受けて制御回路１０は、ステップＳ１２においてＨＦＡＩＬ信号、ＬＦＡＩＬ信号およびＯＲＦＡＩＬ信号の電位を「１」（Ｈレベル）とし、リセットを行う。
【００５６】次に、ステップＳ１４において、制御回路１０はモード信号によって、検査のモードを受け付ける。引き続くステップＳ２０において、制御回路１０は、入力されたモードがモード３であるか否か、すなわちパス・フェイル判定が必要か否か（表１参照）を判断する。「ＹＥＳ」と判断された場合にはステップＳ３０以降の処理が行われ、「ＮＯ」と判断された場合にはステップＳ６０以降の処理が行われる。
【００５７】図７において一点鎖線で囲まれるステップＳ３０～Ｓ４６までの処理は、パス・フェイル判定のための処理である。まず、ステップＳ３０においては、図４のリミットレジスタ２２から上限値が読み出される。引き続くステップＳ３２において図４の比較器１４による比較が行われ、この比較の結果がパス（Ｐ：異常なし）またはフェイル（Ｆ：異常あり）のいずれであるかが判定される。「Ｐ」と判定された場合には、同様にステップＳ４０～Ｓ４４において、下限値の読み出し、比較およびパス・フェイル判定が行われる。
【００５８】一方、ステップＳ３４において「Ｆ」と判定された場合には、ステップＳ３６においてＨＦＡＩＬ信号，ＯＲＦＡＩＬ信号の値が「０」に書き換えられる。同様にステップＳ４４において「Ｆ」と判定された場合には、ステップＳ４６において、ＨＦＡＩＬ信号の代わりにＬＦＡＩＬ信号の値が「０」に書き換えられる。ステップＳ４４において「Ｐ」と判断された場合には、電位Ｖの値に異常はなく、ステップＳ２４に移行する。
【００５９】ステップＳ３６，Ｓ４６に引き続くステップＳ２２においては、モードがモード１であるか否かが判断される。「ＮＯ」と判断された場合には、フェイルという結果に応じてＡＤ変換を行うことが指定されていないため（表１参照）、ステップＳ２４に移行する。「ＹＥＳ」と判断された場合には、フェイルという結果に応じてＡＤ変換を行うために、ステップＳ６０に移行する。
【００６０】ステップＳ２４においては、パス・フェイル判定の後にＡＤ変換が行われなければならないかを判断するために、モードがモード０またはモード２のいずれであるかが判断される（表１参照）。モード０と判断された場合には、ＡＤ変換を行う必要がないため、ステップＳ１００において処理を終了する。モード２と判断された場合には、ＡＤ変換を行うため、ステップＳ６０へと移行する。
【００６１】２点鎖線で囲まれるステップＳ６０～Ｓ９０までの処理は、ＡＤ変換に関して行われる処理である。特にステップＳ６０～Ｓ７０間の処理は、ＡＤ変換のためのループ処理である。図７においては例として、ステップＳ６０～Ｓ７０間の処理は、図６（ｂ）に例示されるＤＡコンバータ１８の出力が階段状に増加される場合が採り上げられている。
【００６２】ステップＳ６０に例示されるように、ループ処理は、１～ｎの任意の整数である番号「ｉ」について行われる。まず、ステップＳ６２おいては、図５（ｂ）に関して既述のように、基準値となるデータＤｉのアナログ値が図４の比較器１４へと出力される。引き続きステップＳ６４では、データＤｉのアナログ値が電位Ｖのアナログ値よりも大きいか否かが判断される。「ＹＥＳ」と判断されるのは、データＤ（ｉ－１），Ｄｉ間で大小関係に遷移が生じた場合であり、この区間に電位Ｖの値が存在する場合である。そこで、電位Ｖの値を決定するために、ループ処理を抜けてステップＳ８０に移行する。「ＮＯ」と判断された場合には、引き続きＳ６０～Ｓ７０間のループ処理が行われる。
【００６３】ステップＳ８０においては、データＤ（ｉ－１），Ｄｉ間の任意の値をこの区間の代表値として抽出する。引き続くステップＳ８２においては、この代表値を電位Ｖの値とみなし、データＤＶとして出力する。この後に、ステップＳ１００において処理が終了する。
【００６４】一方、データＤ１～Ｄｎの間に電位Ｖの値が存在しない場合、すなわち予めレジスタ２０に設定しておいた検索範囲から電位Ｖの値が外れている場合には、ステップＳ６４において一度も「ＹＥＳ」と判断されないことになる。この場合には、ステップＳ６０，Ｓ７０間のループ処理は終了され、ステップＳ９０においてデータＤＶのエラー表示が行われる。これによって、ユーザは電位Ｖの値が検索範囲外に存在することを知ることができる。この後に、ステップＳ１００において処理が終了される。
【００６５】図７のフローチャートにおいてはステップＳ２２とステップＳ２４とは分離しており、モード１であるか否かの判断とモード０またはモード２のいずれであるかの判断とは別々になされる。しかし、これらの判断をいっしょに行うことも可能である。
【００６６】ここで、図７のステップＳ２２におけるモード１であるか否かの判断は、ステップＳ３４またはステップＳ４４において「フェイル」であると判断された場合のみＡＤ変換を行うためになされる。「フェイル」であるかどうかは、ステップＳ３６またはステップＳ４６においてＯＲＦＡＩＬの値が「０」に書き換えられたかどうかを確認することによって知ることができる。そこで、ＯＲＦＡＩＬの値をフラグとして用いる構成を採用することが可能である。
【００６７】図８は、図７の処理手順が一部変形された処理手順を例示するフローチャートである。図７ではステップＳ３６またはステップＳ４６において行われるＯＲＦＡＩＬの書き換えを、理解の容易のために図８においては、これらのステップの後に引き続くステップＳ５０において行っている。そして、図８のステップＳ２６においては、モードがモード０～モード２のうちのいずれであるかの判断が行われる。モード１であると判断された場合には、引き続くステップＳ２８において、ＯＲＦＡＩＬが「０」であるか否かが判断される。「ＹＥＳ」と判断されると、ＡＤ変換を行うステップＳ６０へと移行する。以上のような処理手順によっても、図４の電位検査装置３８０の動作を図７と同様にすることが可能となる。
【００６８】次に、２分探索法を用いて電位Ｖのデジタル値を求める場合の処理手順について説明を行う。
【００６９】図９は、２分探索法を用いる場合の処理手順を例示するフローチャートである。同図の処理手順は、図７において２点鎖線において囲まれる部分が２分探索法用に変更されたものであり、その他の部分はそのままである。同図の例は、求めるデジタル値がｍ桁である場合を示している。
【００７０】まず、初期設定をステップＳ１０８において行う。初期設定としてデータＤｉのＭＳＢ（Ｍｏｓｔｓｉｇｎｉｆｉｃａｎｔｂｉｔ）の論理のみを「１」に設定し、他の桁の論理はすべて「０」に設定する。ここで、データＤｉは２分探索法においては、１回の検索ごとに値が半減される変化値に相当する。さらに、ステップＳ１０８においては、データＤＶの値をリセットするためにデータＤＶのすべての桁の論理を「０」に設定する。ここでデータＤＶは、変化値であるデータＤｉが足される元の値に相当する。
【００７１】ステップＳ１１０においては、ｍ桁のデジタル値を求めることに対応して、ループ処理が行われる番号「ｉ」を「１～ｍ」の整数と定義している。引き続きステップ１１２において、データＤＶとデータＤｉとの加算値が出力される。
【００７２】次のステップＳ１１４では、電位Ｖが基準値である加算値「ＤＶ＋Ｄｉ」よりも小さいか否かが判断される。「ＮＯ」と判断された場合には電位Ｖは基準値以下であり、ステップＳ１１６においてデータＤＶとデータＤｉとの間にて各桁ごとに論理和が採られ、新たなデータＤＶが生成される。「ＹＥＳ」と判断された場合には、加算値の方が電位Ｖよりも大きいことに鑑み、データＤＶの値が書き替えられないようにステップＳ１１８へと移行する。ステップＳ１１８においては、２分探索法の次の変化値を２分の１にするために、「Ｄｉ×（１／２）」を新たなデータＤｉの値とする。
【００７３】図１０は、データＤ１～Ｄｍの桁の論理を例示する模式図である。データＤ１～Ｄｍは２進数であり、データＤｉの値を２分の１にするとは、データＤｉの桁の論理を右に１ｂｉｔシフトさせることに相当する。
【００７４】次のステップＳ１２０においては、番号「ｉ」についてループ処理が続行される旨の指令が出される。そしてループ処理が終了すると、ステップＳ１２２において、データＤＶが出力される。
【００７５】次に、ＡＤ変換を効率的に行う構成について説明を行う。図７に例示される実施の形態１の処理手順においては、パス・フェイル判定においてフェイルの結果が出たことに応じてＡＤ変換を行う構成が採用されている（ステップＳ２２）。しかし、上限値または下限値との比較によって電位Ｖの値が■上限値よりも上（ステップＳ３０，Ｓ３２）、■下限値よりも下（ステップＳ４０，Ｓ４２）、または■上限値および下限値の間に存在するということが既知となるのに、ステップＳ６０～ステップＳ７０間のループ処理においては、常に一定の検索範囲にわたって電位Ｖのデジタル値を検索している（ステップＳ６０の番号ｉの定義参照）。これでは、パス・フェイル判定の結果が十分に活用されているとはいえない。そこで、本実施の形態においては、パス・フェイル判定において既知となる電位Ｖの存在範囲のみにおいてＡＤ変換を行う構成について説明を行う。
【００７６】ここで、パス・フェイル判定の結果に応じてステップＳ６０～ステップＳ７０間のループ処理の検索範囲を変更するには、処理が繰り返し行われるデータの番号「ｉ」の範囲の定義をパス・フェイル判定の結果に応じて行うようにすれば良い。このようにして検索範囲を分割することによって、効率的な変換が可能となる。
【００７７】図１１は、分割の様子を例示する模式図である。同図に例示されるように、データＤ１～Ｄｎを含む全検索範囲を、上限値よりも上の範囲であってデータＤｂ～Ｄｎを含む範囲Ｒ１、下限値よりも下の範囲であってデータＤａ～Ｄ１を含む範囲Ｒ２、および上限値および下限値の間の範囲であってデータＤａ～Ｄｂを含む範囲Ｒ３に分割する。ここで、データＤｂ，Ｄａはそれぞれ、上限値および下限値となるデータである。このように分割された範囲Ｒ１～Ｒ３のうちパス・フェイル判定において電位Ｖが存在すると判定されたものにおいてのみＡＤ変換を行う処理手順について、以下に説明を行う。
【００７８】図１２は、本実施の形態の処理手順を例示するフローチャートである。同図の処理手順は、図７のステップＳ６０～Ｓ７０間にて行われるループ処理の検索範囲とパス・フェイル判定にて判明した電位Ｖの存在範囲とを一致させる変更が施されたものである。具体的には、図７のステップＳ３６およびステップＳ４６とステップＳ２２との間に、ステップＳ３８，Ｓ４８がそれぞれ挿入されている。さらにステップＳ４４とステップＳ２４との間に、ステップＳ５８が挿入されている。また、存在範囲内において効率的な検索が行えるように、図７のステップＳ６２とステップＳ７０，Ｓ８２との間に変更が施されている。以上の部分は、目視の利便のために、点線によって囲まれている。その他の部分については、図７と図１２のそれぞれの処理手順の間に相違はない。以下、本実施の形態の処理手順について、実施の形態１との間の相違を踏まえつつ、説明を行う。
【００７９】ループ処理が行われる番号「ｉ」は、ステップＳ６０に示されるように、２つの定数ｇ，ｈの範囲の間に含まれる整数として定義されている。これに応じて、ステップＳ３８，Ｓ４８，Ｓ５８においては、検索範囲を分割するための定義を定数ｇ，ｈに対して行っている。定義は以下のように行われる。
【００８０】ステップＳ３４においてフェイル、すなわち上限値よりも電位Ｖの値の方が大きいと判断された場合には、ステップＳ３８において定数ｇ，ｈをそれぞれｂ－１，ｎという整数に限定する。これによって、ステップＳ６０～ステップＳ７０間のループ処理の検索範囲は範囲Ｒ１に限定されることになる。
【００８１】実際には、定数ｇが「ｂ」ではなく「ｂ－１」とされていることによって、検索範囲は範囲Ｒ３へと一目盛分はみ出た領域に限定される。これは、電位Ｖがちょうど上限値Ｄｂと同一である場合を考慮したものである。
【００８２】同様に、ステップＳ４８においては、検索範囲を範囲Ｒ２のみに限定するために、定数ｇ，ｈをそれぞれａ＋１，１という整数に限定する。このように定義することによって番号「ｉ」を「ａ＋１～１」のように数の大きい順に並べるのは、検索を効率的に行うためである。電位Ｖは、異常であるとは言え、下限値の近くに値が存在する確率が高い。そこで、「ａ＋１～１」のように大きい順に並べることによって、図１１の太い矢印にて表されるように、下限値の近くから遠くへと検索が行われるように設定しているのである。ステップＳ５８においては、定数ｇ，ｈをそれぞれａ－１，ｂ＋１という整数に限定することによって、範囲Ｒ３のみにおいて検索が行われるように設定している。
【００８３】以上のような定数ｇ，ｈの定義に基づき、適切な検索範囲においてステップＳ６０～Ｓ７０のループ処理が行われ、電位Ｖのアナログ値が求められる。ここで、図１１に例示されるように、範囲Ｒ１，Ｒ３と範囲Ｒ２とでは、検索の向きが異なる。詳細には、範囲Ｒ１，Ｒ３の検索の向きは図７の例の検索の向きのままで良いが、範囲Ｒ２の検索の向きは図７の例とは反対にしなければならない。
【００８４】検索が下向きに行われると、基準値は階段状に減少する。したがって、電位Ｖと基準値との大小関係の遷移点を発見するためには、データＤｉが電位Ｖよりも小さいかどうかを判断する必要がある。
【００８５】以上のような差異に鑑み、ステップＳ６６においては、ＬＦＡＩＬが「０」であるか否か、すなわち検索範囲が範囲Ｒ２または範囲Ｒ１，Ｒ３のいずれであるかを判断する。「ＮＯ」と判断される場合には、検索範囲はＲ１，Ｒ３であり、ステップＳ６４において、データＤｉが電位Ｖよりも「大きい」か否かを判断する。一方、「ＹＥＳ」と判断される場合には、検索範囲は範囲Ｒ２であり、ステップＳ７４において、データＤｉが電位Ｖよりも「小さい」か否かを判断する。
【００８６】ステップＳ６４，Ｓ７４において「ＹＥＳ」と判断された場合には、大小関係の遷移点が発見されており、それぞれステップＳ８０，Ｓ８４の処理に移行する。ステップＳ８４においては、検索が下向きに行われることに応じて、代表値はデータＤ（ｉ＋１），Ｄｉ間から抽出される。ステップＳ６４，Ｓ７４において「ＮＯ」と判断された場合には、ループ処理が引き続き行われる。
【００８７】以上のような本実施の形態の構成によって、パス・フェイル判定の結果を十分に活用し、ＡＤ変換に要する時間を減少させることが可能となる。また、かかる構成は、パス・フェイル判定は本当は不要でありＡＤ変換の結果のみ必要な場合にも有効である。わざとＡＤ変換の前にパス・フェイル判定を行うことによって検索範囲を狭めておいたほうが、ＡＤ変換のみを単独で行う場合よりも早く電位Ｖの値を得ることが可能であると期待される。
【００８８】実施の形態２．図４の実施の形態１の電位検査装置３８０においては、上限値および下限値のいずれについても１つの比較器１４において比較を行っている。したがって、上限値および下限値について同時に比較を行うことは不可能であり、検査に時間を要する。そこで、本実施の形態においては、同時に比較を行う構成について説明を行う。
【００８９】図１３は、本実施の形態の電位検査装置３８０の構成の他例を示す回路図である。図１４は、電位検査装置３８０の働きを説明する模式図である。図１３に例示される電位検査装置３８０は、図４の電位検査装置３８０に備わるラッチ１６、ＤＡコンバータ１８および比較器１４を２組備える構成を有している。比較器４４、ＤＡコンバータ４８およびラッチ４６を構成要素とするコンビネーション４０は、図１４に例示される全検索範囲のうち上限値を含む範囲Ｒ４用に設けられている。同様に比較器５４、ＤＡコンバータ５８およびラッチ５６を構成要素とするコンビネーション５０は、下限値を含む範囲Ｒ５用に設けられている。
【００９０】詳細には、比較器４４，５４のそれぞれの一方の入力端子には、サンプルホールド回路１２の出力が共通に入力されている。比較器４４の他方の入力端子には、ラッチ４６およびＤＡコンバータ４８を介して、データＤｊ～Ｄｎのアナログ値が入力される。同様に、比較器５４の他方の入力端子には、ラッチ５６およびＤＡコンバータ５８を介して、データＤ１～Ｄｋのアナログ値が入力される。
【００９１】パス・フェイル判定の時には、コンビネーション４０，５０にはそれぞれ、制御回路１０によって上限値および下限値が与えられる。上限値および下限値は比較器４４，５４それぞれにおいて電位Ｖの値との比較に用いられ、パス・フェイル判定が並列になされる。
【００９２】ＡＤ変換の時には、コンビネーション４０には図１４の全検索範囲のうち、範囲Ｒ４に含まれるデータＤｊ～Ｄｎが順に与えられる。一方コンビネーション５０には、範囲Ｒ５に含まれるデータＤｋ～Ｄ１が順に与えられる。以上の説明から明らかであるように、ＡＤ変換もコンビネーション４０，５０によって、範囲Ｒ４，Ｒ５に関して並列に行われる。
【００９３】ここで、図１４に例示されるように「ａ≦ｊ＜ｋ≦ｂ」と設定されており、「上限値側の始点となるデータＤｊ＜下限値側の始点となるデータＤｋ」となる。このような設定によって、範囲Ｒ４，Ｒ５は一部において重なり合う。これは、比較器４４，５４間の若干の特性の相違によって全検索範囲中に空白（ＡＤ変換の処理が行われない領域）が生ずることを未然に防止するためである。このようにして、ＡＤ変換は全検索範囲にわたってなされる。
【００９４】なお、電位Ｖのアナログ値がちょうどデータＤｊ，Ｄｋの間に存在する場合には、比較器４４，５４においてそれぞれ得られる比較結果から２つのデジタル値が求められ、これらが互いに異なってしまう虞がある。このような場合には、たとえば、２つのデジタル値の平均を電位Ｖの値とする構成を採用することが可能である。
【００９５】以上のような並列的な構成によって、図１３の本実施の形態の電位検索回路３８０は、パス・フェイル判定およびＡＤ変換を高速に行う。
【００９６】上記の説明から明らかなように、実施の形態１，２の構成によれば、パス・フェイル判定およびＡＤ変換のそれぞれの結果の間で矛盾が生じてしまうことを未然に回避することができる。また、パス・フェイル判定のみを行えば足りる場合には、パス・フェイル判定を高速に行うことが可能である。
【００９７】以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることは、当業者に明らかである。さらに、その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【００９８】
【発明の効果】本発明の電位検査回路およびデバイス検査装置によれば、判断手段による判断と値決定手段によって求められた入力電位の値との間に矛盾は生じない。また、本発明の電位検査方法によれば、入力電位が「否」である場合のみ詳細値を検索することが可能となる。

【出願人】	【識別番号】３９０００５１７５【氏名又は名称】株式会社アドバンテスト
【出願日】	平成１２年１月７日（２０００．１．７）
【代理人】	【識別番号】１００１０４１５６【弁理士】【氏名又は名称】龍華明裕
【公開番号】	特開２００１－１９４４１２（Ｐ２００１－１９４４１２Ａ）
【公開日】	平成１３年７月１９日（２００１．７．１９）
【出願番号】	特願２０００－１９８８（Ｐ２０００－１９８８）