| 【発明の名称】 |
波形生成回路 |
| 【発明者】 |
【氏名】大石 正
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| 【要約】 |
【課題】出力データとして生成される波形の種類を増やすと共に、波形の有効利用を図る。
【解決手段】本発明の波形生成回路はデータセレクタ（１０５）と、エッジセレクタ（１０７、１０９）とを含む。データセレクタ（１０５）は、ビット数が等しい２つのデータを入力データ（１１１，１１３）として入力し、入力された２つのデータの総ビット数（２Ｎ）を設定値（α）に基づいて２分する。エッジセレクタ（１０７）は、タイミングエッジ（１１７）に応答して、上記２分された総ビット数の一方である第１データ（１１５）に対応する波形を出力波形（１１９）として生成する。エッジセレクタ（１０９）は、タイミングエッジ（１２３）に応答して上記２分された総ビット数の他方である第２データ（１２１）に対応する波形を出力波形（１２５）として生成する。 |
【特許請求の範囲】
【請求項１】 複数のデータメモリの各々に格納されたＮビットデータに応答して、前記各々のＮビットデータによる総ビット数を不均一に振分ける手段と、前記不均一に振分けられた総ビット数のデータに基づいて波形を生成する手段と、を備える事を特徴とする波形生成回路。
【請求項２】 ビット数が等しい２つのデータを入力し、前記入力された２つのデータの総ビット数を設定値に基づいて２分する分割部と、第１エッジ信号に応答して、前記２分された総ビット数の一方のデータを第１波形として生成する第１波形部と、第２エッジ信号に応答して、前記２分された総ビット数の他方のデータを第２波形として生成する第２波形部とを備えることを特徴とする波形生成回路。
【請求項３】 前記総ビット数は、前記２分された総ビット数の各々が前記設定値に関して相対的となる様に２分されることを特徴とする請求項２記載の波形生成回路。
【請求項４】 前記設定値の絶対値は、前記ビット数以下の整数であることを特徴とする請求項２又は３記載の波形生成回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は波形生成回路に関し、特に半導体集積回路のテスタ等に適用され、データメモリの格納情報を利用して複数種類の波形を生成する回路に関する。
【０００２】
【従来の技術】半導体集積回路のテスタ等の分野では、テスト用の波形が必要とされる。この分野では複数種類のテスト用波形が生成されることが要求される。
【０００３】図３は、公知技術としての波形生成回路を示すブロック構成図である。波形生成回路はパターンメモリ（データメモリ）２０１，２０３と、エッジセレクタ２０５，２０９とにより構成される。従来の回路構成では、各パターンメモリ（２０１，２０３）の各々に格納されるデータのデータ幅（Ｎビット）で表現可能な種類（２のＮ乗）の波形が生成される。
【０００４】パターンメモリ２０１及び２０３は、Ｎビットのデータを格納する。エッジセレクタ２０５及び２０９は、Ｎビットのデータ幅を有するデータ２０２及び２０４を入力する。エッジセレクタ２０５、エッジセレクタ２０９は、タイミングエッジ２０７、タイミングエッジ２１１に応答して各エッジを選択し、２のＮ乗種類の波形を出力データ２１３、出力データ２１５として各々生成する。
【０００５】
【発明が解決しようとする課題】上記データ幅（Ｎビット）で表現可能な種類以上の波形を生成しようとする場合、例えば図３に示される波形合成回路２１９を更に設け、波形合成することで波形種類を増やすことができる。波形合成回路２１９はORゲート回路として機能し、出力波形２１３と出力波形２１５との論理和に基づいて出力波形２１７が生成される。この場合、出力波形２１５のバリエーションは出力波形２１７のバリエーションに含まれるため、出力波形２１７と出力波形２１５とを別々に利用できない。
【０００６】例えば、集積回路における複数のピンに波形が供給される場合、多数ビットの波形の供給が求められるピンと、少数ビットの波形の供給で良いピンとがあることが、回路設計者側で予め認識されている場合がある。従って、多数ビットがエッジセレクタに入力され、多数ビットに対応する波形バリエーションが増える一方で、少数ビットに対応する波形も生成され、利用されることが望まれる。
【０００７】本発明の目的は、データメモリのデータ幅に依存せずに、出力波形の種類を増やすことが可能な波形生成回路を提供する事にある。又、本発明の他の目的は、２つの出力データのうち、一方から生成される波形の種類を増加すると共に、他方から生成される波形が上記一方の波形のバリエーションに含まれず、波形の有効利用を可能にする波形生成回路を提供する事にある。
【０００８】
【課題を解決するための手段】上記目的を達成する為に本発明の波形生成回路は、複数のデータメモリ（１０１，１０３）の各々に格納されたＮビットデータ（１１１，１１３）に応答して、各々のＮビットデータによる総ビット数（２Ｎ）を不均一に振分ける手段（１０５）と、不均一に振分けられた総ビット数のデータ（１１５，１２１）に基づいて波形を生成する手段（１０７，１０９）とを備える事を特徴とする。
【０００９】又、本発明の他の観点において本発明の波形生成回路は分割部（１０５）と、第１波形部（１０７）及び第２波形部（１０９）とを含む。分割部（１０５）は、ビット数が等しい２つのデータを入力し、入力された２つのデータ（１１１，１１３）の総ビット数（２Ｎ）を設定値（α）に基づいて２分する。第１波形部（１０７）は、第１エッジ信号（１１７）に応答して上記２分された総ビット数の一方のデータ（１１５）を第１波形（１１９）として生成する。第２波形部（１０９）は、第２エッジ信号（１２３）に応答して上記２分された総ビット数の他方のデータ（１２１）を第２波形（１２５）として生成する。
【００１０】この場合、上記設定値（α）の絶対値は、入力された２つのデータの各ビット数（Ｎ）以下の整数に設定される（｜α｜≦Ｎ）。又、上記総ビット数（２Ｎ）は、上記２分された総ビット数の各々が設定値（α）に関して相対的（Ｎ＋α，Ｎ−α）となる様に２分される。
【００１１】上記構成とすることにより、２つの出力データの一方の波形の種類を増やすと共に、他方の波形も利用できる。
【００１２】
【発明の実施の形態】本発明の実施の形態を添付図面と対応して詳細に説明する。図１は、本発明の実施の形態に係る波形生成回路を示すブロック構成図である。図１に示される様に波形生成回路はパターンメモリ１０１，１０３と、データセレクタ１０５と、エッジセレクタ１０７，１０９とにより構成される。
【００１３】パターンメモリ（データメモリ）１０１，１０３の各々にはどの様な波形を生成すべきかを決めるデータが格納される。パターンメモリ１０１、１０３に格納されたデータは、固定長Ｎビットのデータ幅を有する。
【００１４】データセレクタ１０５は、パターンメモリ１０１，１０３の各々に格納されたデータを入力データ１１１、１１３として入力する。データセレクタ１０５には、設定値として（α）が設定される。設定値αは、入力データ１１１，１１３のデータ幅（Ｎビット）以下の正数として設定される。或いは設定値αの絶対値は、入力データ１１１，１１３のデータ幅以下の整数値に設定される。
【００１５】データセレクタ１０５は、入力データ１１１，１１３の総ビット数（２Ｎ）を、データメモリ（エッジセレクタ）の数だけ不均一に分割する。本実施の形態では、２分された総ビット数は、設定値αに関して相対的となる。即ち各入力データ幅Ｎは、設定値αに基づいて互いにデータ幅が離れ、Ｎ＋αとＮ−αとになる。
【００１６】エッジセレクタ１０７は、２分された一方のデータ（Ｎ＋αビット）を示す第１データ１１５を入力する。タイミングエッジ１１７は、Ｘ本のエッジトリガを含む。エッジセレクタ１０７には、第１データ１１５に対応する波形が予め対応付けされており、タイミングエッジ１１７に含まれるエッジトリガを選択的に入力して波形の生成を行う。
【００１７】エッジセレクタ１０７は、その出力段にＲＳフリップフロップ回路を含む。Ｘ本のエッジトリガが、ＲＳフリップフロップ回路のセット端子及びリセット端子に選択的に入力される様に予め割当てられる事により、第１データ１１５に予め対応付けされた波形が生成される。
【００１８】従って、第１データ１１５が（Ｎ＋α）ビットである場合、エッジセレクタ１０７は、タイミングエッジ１１７に応答して２の（Ｎ＋α）乗種類の出力波形（出力データ）１１９を生成できる。
【００１９】同様に、エッジセレクタ１０９は、２分された他方のデータ（Ｎ−αビット）を示す第２データ１２１を入力する。タイミングエッジ１２３は、Ｘ本のエッジトリガを含む。エッジセレクタ１０９には、第２データ１２１に対応する波形が予め対応付けされており、タイミングエッジ１２３に含まれるエッジトリガを選択的に入力して波形の生成を行う。
【００２０】エッジセレクタ１０９は、その出力段にＲＳフリップフロップ回路を含む。Ｘ本のエッジトリガが、ＲＳフリップフロップ回路のセット端子及びリセット端子に選択的に入力される様に予め割当てられる事により、第２データ１２１に予め対応付けされた波形が生成される。
【００２１】従って、第２データ１２１が（Ｎ−α）ビットである場合、エッジセレクタ１０９は、タイミングエッジ１２３に応答して２の（Ｎ−α）乗種類の出力波形（出力データ）１２５を生成できる。この出力波形１２５は出力波形１１９のバリエーションに含まれない。
【００２２】本実施の形態に係る波形生成回路の動作を示す。具体例として、入力ビット数Ｎ＝３、設定値α＝１の場合を示す。例えば、パターンメモリ１０１から３ビットデータとして“１１０”がデータセレクタ１０５に入力される。一方パターンメモリ１０３から３ビットデータとして“０１０”がデータセレクタ１０５に入力される。
【００２３】データセレクタ１０５は、パターンメモリ１０１及び１０３から入力された３ビットデータをマージし、総ビット数（３＋３ビット）のデータ“１１００１０”を４ビットの第１データ１１５（“１１００”）と２ビットの第２データ１２１（“１０”）とに２分する。
【００２４】尚、本実施の形態において、２つの入力データ“１１０”と“０１０”は、単に“１１０＋０１０”の様に上位３ビットと下位３ビットとしてマージされるが、マージする方法は本発明を限定しない。例えば“１（０）１（１）０（０）”の様に２つの入力データを１ビット毎に交互にマージしても良い。又、本実施の形態において、総ビット数のデータ“１１００１０”は、単に上位４ビット“１１００”と下位２ビット“１０”に分割されるが、総ビット数を不均一に２分する際のビット桁の取り方は本発明を限定しない。
【００２５】図２は、エッジセレクタ１０７の動作を示す図である。図２（Ａ）は、タイミングエッジ１１７がエッジセレクタ１０７に入力される様子が示される。このタイミングエッジ１１７において、４本のエッジトリガが時間Ｔ１、Ｔ２、Ｔ３及びＴ４に発生される。エッジセレクタ１０７は、タイミングエッジ１１７に応答して、第１データ１１５“１１００”に予め対応付けられた波形を生成する。
【００２６】図２（Ｂ）は、エッジセレクタ１０７の波形生成のタイミングを示す図である。４ビットの第１データ１１５が入力された場合、エッジセレクタ１０７が生成できる波形のバリエーションは１６種類（００００〜１１１１）である。
【００２７】上述された様に、エッジセレクタ１０７の出力段にはＲＳフリップフロップ回路が設けられており、４ビットデータの組合わせと、波形のバリエーションとが図２（Ｂ）に示される様に予め対応づけられている。本具体例では、第１データ１１５“１１００”にはその右側に示される波形が予め対応付けられる。
【００２８】即ち、エッジセレクタ１０７は、第１データ１１５“１１００”に対応する波形を生成する為に、時間Ｔ２のエッジトリガをＲＳフリップフロップ回路のセット端子に入力し、時間Ｔ３のエッジトリガをリセット端子に入力する。更に、時間Ｔ４のエッジトリガをセット端子に入力する。以上により、第１データ１１５“１１００”に予め対応づけされた波形が生成される。
【００２９】同様に、エッジセレクタ１０９はタイミングエッジ１２３に応答して第２データ１２１“１０”に予め対応付けられた出力波形１２５を生成する。エッジセレクタ１０９には、２ビットデータの組合わせと、波形のバリエーションとが予め対応付けられている。この場合、エッジセレクタ１０９は、第２データ１２１“１０”に対応付けされた波形が生成される様に、その出力段に設けられたＲＳフリップフロップ回路のリセット端子及びセット端子の各々にタイミングエッジ１２３含まれるエッジトリガを選択的に入力する。
【００３０】尚、本発明において設定値αは予め設定しても良いし、リアルタイムで変更しても良い。リアルタイムで変更する場合、出力データ（１１９、１２５）をモニタ等で監視しながら、制御部（図示せず）により入力データ（１１１、１１３）とのタイミングを考慮してデータセレクタ１０５の設定値を変更する。
【００３１】又、本実施形態においてエッジセレクタ１０７（１０９）の出力段にはＲＳフリップフロップ回路が適用されるが本発明を限定するものではなく、複数ビットのデータに予め対応付けられた波形（図２（Ｂ）参照）が生成される様にエッジトリガを選択的に入力する回路であれば良い。
【００３２】
【発明の効果】本発明による波形生成回路は、入力データの総ビット数を不均一に振分けるデータセレクタを複数のデータメモリとこれらの各々に対応するエッジセレクタとの間に設ける。従って、生成される波形の種類を増やしつつ、波形の有効活用が可能となる。
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| 【出願人】 |
【識別番号】０００１１７７４４
【氏名又は名称】安藤電気株式会社
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| 【出願日】 |
平成１１年６月２９日（１９９９．６．２９） |
| 【代理人】 |
【識別番号】１０００６４９０８
【弁理士】
【氏名又は名称】志賀 正武 （外８名）
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| 【公開番号】 |
特開２００１−１３２２２（Ｐ２００１−１３２２２Ａ） |
| 【公開日】 |
平成１３年１月１９日（２００１．１．１９） |
| 【出願番号】 |
特願平１１−１８４３５０ |
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