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【発明の名称】 半導体集積回路及びその検査方法
【発明者】 【氏名】太田 光保

【氏名】細川 利典

【氏名】竹岡 貞巳

【氏名】市川 修
【要約】 【課題】半導体集積回路の検査方法において、検査信号発生点と検査信号観測点とを結ぶ信号伝播経路を効率よく検査し、より少ない検査回数でより多くの信号伝播経路の遅延故障を検査する。

【解決手段】検査回路１００を搭載した半導体集積回路において、該検査回路を構成する論理回路１００ａにおける複数の信号伝播経路から、検査対象とする所定の信号伝播経路を選択し、検査タイミング生成部２１０から、選択した信号伝播経路に対応する設計上の遅延時間に応じた周期を有する検査クロックをレジスタ（検査信号発生点）２０１，レジスタ（検査信号観測点）２０２，２０３に出力し、各レジスタにて検査信号の発生と観測を行うようにした。
【特許請求の範囲】
【請求項１】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側及び終点側のレジスタに、該被検査信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを判定する遅延判定処理と、上記検査信号が設計上の遅延時間内に伝播したとき、上記被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障なしと判定する故障判定処理と、上記故障なしと判定された部分経路のみから構成される未検査の信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査済判定処理とを含むことを特徴とする半導体集積回路の検査方法。
【請求項２】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路の起点側及び終点側のレジスタに、該被検査信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路と判定する遅延判定処理と、上記検査信号が設計上の遅延時間内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が設計上の遅延時間内に伝播したとき、上記被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障のないものと判定する故障判定処理と、上記検査対象となる複数の信号伝播経路のうちの、上記故障のないものと判定された部分経路のみから構成される未検査信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，故障判定処理，及び検査済判定処理を繰り返し行うことを特徴とする半導体集積回路の検査方法。
【請求項３】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査の信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含むことを特徴とする半導体集積回路の検査方法。
【請求項４】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路と判定する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記被検査信号伝播経路を構成する部分経路のうちで、上記導出された最大遅延時間が、既に割り当てられている最大遅延時間より小さい部分経路、あるいは最大遅延時間が割り当てられていない部分経路に対して、上記導出された最大遅延時間を割り当てる遅延時間割当処理と、上記検査対象となる複数の信号伝播経路のうちで、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，最大遅延時間導出処理，遅延時間割当処理，及び検査済判定処理を繰り返し行うことを特徴とする半導体集積回路の検査方法。
【請求項５】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記タイミング信号として、周期が異なる複数のクロック信号から、上記検査処理の対象となる被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含むことを特徴とする半導体集積回路の検査方法。
【請求項６】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、上記タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路とする遅延判定処理と、上記検査信号が上記最小周期内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記被検査信号伝播経路を構成する部分経路のうちで、上記導出された最大遅延時間が、既に割り当てられている最大遅延時間より小さい部分経路、あるいは最大遅延時間が割り当てられていない部分経路に対して、上記導出された最大遅延時間を割り当てる遅延時間割当処理と、上記検査対象となる複数の信号伝播経路のうちで、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，最大遅延時間導出処理，遅延時間割当処理，及び検査済判定処理を繰り返し行うことを特徴とする半導体集積回路の検査方法。
【請求項７】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路であって、上記論理回路は、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方は、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタであり、その他方は、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタであり、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方が接続されていることを特徴とする半導体集積回路。
【請求項８】 請求項７記載の半導体集積回路において、上記起点側レジスタあるいは起点側付加レジスタにて検査信号を発生するタイミング、及び終点側レジスタあるいは終点側付加レジスタにて検査信号を観測するタイミングを決定するためのタイミング信号として検査クロックを上記各レジスタに出力する検査タイミング生成部を備え、該検査タイミング生成部は、外部からのタイミング選択信号に基づいて、所定周期を有する検査クロックを発生することを特徴とする半導体集積回路。
【請求項９】 請求項７記載の半導体集積回路において、上記論理回路は、上記再収斂点を形成する論理素子と、上記検査信号を該論理素子に出力する起点側付加レジスタとの間に接続され、遅延時間の異なる複数の遅延回路を含む起点側遅延回路を有しており、上記起点側付加レジスタから出力された検査信号は、上記起点側遅延回路における特定の遅延回路を介して上記論理素子へ出力されることを特徴とする半導体集積回路。
【請求項１０】 請求項７記載の半導体集積回路において、上記論理回路は、上記再収斂点を形成する論理素子と、該論理素子から出力される検査信号を受け取る終点側付加レジスタとの間に接続され、遅延時間の異なる複数の遅延回路を含む終点側遅延回路を有しており、上記論理素子から出力された検査信号は、上記終点側遅延回路における特定の遅延回路を介して上記終点側付加レジスタへ出力されることを特徴とする半導体集積回路。
【請求項１１】 請求項１ないし６のいずれかに記載の半導体集積回路の検査方法において、上記半導体集積回路は、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方が、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタであり、その他方が、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタであり、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方が接続されている論理回路を搭載したものであり、上記起点側レジスタ及び終点側レジスタ、並びに上記起点側付加レジスタ及び終点側付加レジスタの両方または一方を用いて、上記起点レジスタと終点レジスタの間に位置する一部または全部の信号伝播経路に対する検査処理が行われることを特徴とする半導体集積回路の検査方法。
【請求項１２】 請求項９記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで検査信号をタイミング信号に基づいて発生し、該発生した検査信号が上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを上記タイミング信号に基づいて検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記起点側付加レジスタで検査信号を発生する際には、該起点側付加レジスタと終点側レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記起点側遅延回路における最大の遅延時間を有する遅延回路が選択されることを特徴とする半導体集積回路の検査方法。
【請求項１３】 請求項１０記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで検査信号をタイミング信号に基づいて発生し、該発生した検査信号が上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを上記タイミング信号に基づいて検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記終点側付加レジスタで検査信号を観測する際には、該起点側レジスタと終点側付加レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記終点側遅延回路における最大の遅延時間を有する遅延回路が選択されることを特徴とする半導体集積回路の検査方法。
【請求項１４】 請求項９記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記起点側付加レジスタで検査信号を発生する際には、該起点側付加レジスタと終点側レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記起点側遅延回路における最大の遅延時間を有する遅延回路が選択されることを特徴とする半導体集積回路の検査方法。
【請求項１５】 請求項１０記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記終点側付加レジスタで検査信号を観測する際には、該起点側レジスタと終点側付加レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記終点側遅延回路における最大の遅延時間を有する遅延回路が選択されることを特徴とする半導体集積回路の検査方法。
【請求項１６】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路であって、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間で収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方が、上記信号伝播経路の故障検査時に検査信号を発生する起点レジスタであり、その他方が、上記信号伝播経路の故障検査時に上記起点レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点レジスタである論理回路を備えるとともに、上記起点レジスタにて検査信号を発生するタイミング、及び終点レジスタにて検査信号を観測するタイミングを決定するための検査クロックを上記各レジスタに出力する検査タイミング生成部を備え、該検査タイミング生成部は、外部からのタイミング選択信号に基づいて、所定の周波数の検査クロックを発生することを特徴とする半導体集積回路。
【請求項１７】 請求項１６記載の半導体集積回路において、上記検査タイミング生成部は、一定の周波数を有する基準クロックを分周して分周クロックを生成する、分周率の異なる複数の分周器を有し、上記タイミング選択信号に基づいて、上記基準クロックあるいは所定の分周器で分周された分周クロックを上記検査クロックとして出力することを特徴とする半導体集積回路。
【請求項１８】 請求項１６記載の半導体集積回路において、上記検査タイミング生成部は、一定周波数を有する基準クロックを遅延して遅延クロックを生成する、遅延時間の異なる複数の遅延回路を有し、上記検査クロックとして出力する基準クロックあるいは遅延クロックを、上記タイミング選択信号により、基準クロックの立ち上がりあるいは立ち下がり後に他の遅延クロックに切り換えて、上記基準クロックの周期より短い周期を有する擬似的な検査クロックを生成することを特徴とする半導体集積回路。
【請求項１９】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記半導体集積回路と同一構成を有する、コンピュータにより構成された擬似半導体集積回路に対して検査処理を行う予備検査処理と、上記予備検査処理の結果に基づいて、実際の半導体集積回路に対して検査処理を行う本検査処理とを含み、上記予備検査処理は、上記擬似半導体集積回路における２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障なしとし、上記故障なしとされた部分経路のみから構成される未検査の信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査不要判定処理とを含むものであり、上記本検査処理は、該予備検査処理に含まれる検査済判定処理にて検査不要と判定された擬似半導体集積回路における信号伝播経路以外の信号伝播経路に対応する、実際の半導体集積回路における信号伝播経路に対して、その起点側及び終点側のレジスタに、該信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを判定する遅延判定処理を施すものであることを特徴とする半導体集積回路の検査方法。
【請求項２０】 入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記半導体集積回路と同一構成を有する、コンピュータにより構成された擬似半導体集積回路に対して検査処理を行う予備検査処理と、上記予備検査処理の結果に基づいて、実際の半導体集積回路に対して検査処理を行う本検査処理とを含み、上記予備検査処理は、上記擬似半導体集積回路における２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記半導体集積回路の設計上の性能に基づく許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査の信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査不要判定処理とを含むものであり、上記本検査処理は、該予備検査処理に含まれる検査済判定処理にて検査不要と判定された擬似半導体集積回路における信号伝播経路以外の信号伝播経路に対応する、実際の半導体集積回路における信号伝播経路に対して、その起点側及び終点側のレジスタに、該信号伝播経路に設定されている設計上の性能に基づく許容遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記許容遅延時間内にその終点側レジスタに伝播したか否かを判定する遅延判定処理を施すものであることを特徴とする半導体集積回路の検査方法。
【請求項２１】 請求項１９または２０記載の半導体集積回路の検査方法において、上記擬似半導体集積回路及び実際の半導体集積回路は、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方は、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタであり、その他方は、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタであり、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方が接続されている論理回路を搭載したものであることを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及びその検査方法に関し、特に信号伝播経路上の遅延が増大し所望の性能が発揮されない故障(遅延故障)の有無を検査する回路構成を備えた半導体集積回路、及び該半導体集積回路に対する検査方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化にともなって、半導体集積回路を構成する素子及び配線が微細化及び高密度化してきている。また一方では、処理の高速化にともなって半導体集積回路に要求される動作周波数は高くなってきている。このため、半導体集積回路を構成するレジスタ間の信号伝播経路にて生ずる信号遅延に関するマージンが小さくなり、製造された半導体集積回路が所望の性能を発揮しているか否かを、信号伝播経路上での遅延故障の有無により検査することが重要となってきている。
【０００３】そこで、従来は、特開平5-249186号公報に示されるように、半導体集積回路の信号伝播経路の起点と終点に、それぞれ検査信号発生点と検査信号観測点を設け、上記信号伝播経路における遅延故障の有無の検査を行っていた。
【０００４】図１０は、従来の信号伝播経路の検査方法を説明するための図であり、半導体集積回路における検査対象となる回路、及び上記検査を行うためのテスタを概略的に示している。
【０００５】上記半導体集積回路は、複数の信号伝播経路を有する論理回路９００３と、該信号伝播経路の遅延故障の有無を検査するための検査信号発生点を構成する論理回路９００１と、上記信号伝播経路の遅延故障の有無を検査するための検査信号観測点を構成する論理回路９００２とを有している。
【０００６】ここで、上記論理回路９００１は、それぞれマスタラッチＬ１とスレーブラッチＬ２により構成された第１，第２，第３のレジスタ（Level Sensitive ScanDesign（LSSD））９１，９２，９３を有し、検査時にはこれらのレジスタ９１〜９３をシフトレジスタとして使用可能な構成となっている。また、ここでは、上記レジスタ９１は、上記論理回路９００３内の信号伝播経路上の遅延故障の有無を検査するための検査信号発生点となっており、またレジスタ９２，９３は、検査の対象となる被検査信号伝播経路を活性化するための信号の発生点となっており、該レジスタ９２，９３からの信号により活性化された被検査信号伝播経路に、上記レジスタ９１で発生された検査信号が出力される。
【０００７】また、上記論理回路９００２も、上記論理回路９００１と同様、マスタラッチＬ１とスレーブラッチＬ２により構成された第１，第２，第３のレジスタ（LSSD）９４，９５，９６を有しており、これらのレジスタ９４〜９６は、上記論理回路９００３内の信号伝播経路上の遅延故障の有無を検査するための検査信号観測点となっている。
【０００８】ここで、ＳＹＳデータは通常動作時におけるデータであり、このＳＹＳデータは、クロックＡによってレジスタＬ１に取り込まれる。また、走査データ入力（検査信号）は、クロックＣ１によってレジスタＬ１に取り込まれる。さらに、レジスタＬ１のデータは、クロックＣ２によってレジスタＬ２に取り込まれる。
【０００９】また、上記テスタ９１００は、上記クロックＣ１，Ｃ２を所定のタイミングで出力するとともに、検査の合否判定を行う構成となっている。ここで、具体的な検査の合否判定は以下のようにして行われる。つまり、走査データ入力から走査動作により論理回路９００１に設定した信号を変化させ、その変化の影響を論理回路９００２で観測し、該論理回路９００２で受け取った信号を走査データ出力ｂに走査動作により出力し、その出力値を、予め求めてあった正常回路で得られる出力値と比較する。
【００１０】このような構成の従来の検査回路を用いた検査方法では、検査信号発生点であるレジスタ９１〜９３で発生させた検査信号の変化を、１システムクロックサイクル後に検査信号観測点でレジスタ９４〜９６にて捕捉し、観測点での検査信号の変化と発生点での検査信号の変化を比較することにより、上記信号伝播経路における、所望の性能が発揮されない故障(遅延故障)の有無を判定するようにしている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の検査方法においては、論理回路９００３内に含まれる信号伝播経路が多くなると、検査信号発生点を構成するレジスタと、検査信号観測点を構成するレジスタとを結ぶ、論理回路９００３中の検査対象となる信号伝播経路の数が膨大となるという問題があった。
【００１２】以下、図１１に示す検査回路を用いて、検査対象となる信号伝播経路の数が大きくなることについて説明する。図１１に示す検査回路９００は、信号伝播経路の検査の対象となる論理回路９００ａと、論理回路９００ａに入力する検査信号を発生する検査信号発生点を構成するレジスタ９０１７と、論理回路９００ａから出力される検査信号を観測する検査信号観測点を構成するレジスタ９０１８とを有している。ここで、レジスタ９０１７は図１０におけるレジスタ９１に相当し、レジスタ９０１８は図１０におけるレジスタ９４に相当する。
【００１３】また、上記論理回路９００ａは、上記検査信号が集まる再収斂点を構成する論理素子９０１６と、該論理素子９０１６と検査信号発生点９０１７との間に位置する部分経路９０１０，９０１１，９０１２と、該論理素子９０１６と検査信号観測点９０１８との間に位置する部分経路９０１３，９０１４，９０１５とを有している。
【００１４】この検査回路９００では、信号伝播経路は検査信号発生点としてのレジスタ９０１７から３つの部分経路９０１０，９０１１，９０１２に分岐し、これらの３つの部分経路は論理素子９０１６にて再収斂している。さらに上記信号伝播経路は、再収斂点としての論理素子９０１６から３つの部分経路９０１３，９０１４，９０１５に分岐し、検査信号観測点９０１８の直前にて再度再収斂している。なお、一般に、上記部分経路中、および再収斂点を構成する論理素子中には、信号を伝播させる信号線と組合せ素子が存在するが、説明を簡明にするために図１１では省略している。
【００１５】ところで、上記検査信号発生点と検査信号観測点の間に位置する部分経路は、僅かに上記部分経路９０１０〜９０１５の６経路であるが、検査信号発生点と検査信号観測点の間に形成される信号伝播経路は、上記検査信号発生点と論理素子との間の部分経路と、上記検査信号観測点と論理素子との間の部分経路の組み合わせの数だけ存在することとなる。具体的には、上記検査回路９００では、上記信号伝播経路は第１〜第９の９経路ある。
【００１６】つまり、第１の経路は、部分経路９０１０，論理素子９０１６，部分経路９０１３からなる。第２の経路は、部分経路９０１０，論理素子９０１６，部分経路９０１４からなる。第３の経路は、部分経路９０１０，論理素子９０１６，部分経路９０１５からなる。第４の経路は、部分経路９０１１，論理素子９０１６，部分経路９０１３からなる。第５の経路は、部分経路９０１１，論理素子９０１６，部分経路９０１４からなる。第６の経路６は、部分経路９０１１，論理素子９０１６，部分経路９０１５からなる。第７の経路は、部分経路９０１２，論理素子９０１６，部分経路９０１３からなる。第８の経路は、部分経路９０１２，論理素子９０１６，部分経路９０１４からなる。第９の経路は、部分経路９０１２，論理素子９０１６，部分経路９０１５からなる。
【００１７】なお、図１１では、説明の理解を容易にするため、検査回路９００として、検査信号発生点と検査信号観測点とがそれぞれ一つ存在するのを示したが、上記検査信号発生点及び検査信号観測点がそれぞれ複数存在し、１つの検査信号発生点と１つの検査信号観測点の間の信号伝播経路と、他の検査信号発生点と他の検査信号観測点の間の信号伝播経路とが部分的に重なる場合には、更に信号伝播経路の数が増加することは言うまでもない。また、信号伝播経路数を増加させる原因は、分岐と再収斂にあることは明らかである。
【００１８】このため、半導体集積回路に所望の性能が発揮されない故障(遅延故障)の有無についての従来の検査方法では、すべての信号検査経路を検査する多大な時間を要する検査処理か、または、半導体集積回路における信号伝播経路の極一部についてのみの不十分な検査処理が行われていた。
【００１９】本発明は、上記のような問題点を解決するためになされたもので、検査信号発生点と検査信号観測点とを結ぶ信号伝播経路を効率よく検査し、より少ない検査回数でより多くの信号伝播経路の遅延故障を検査することが可能な半導体集積回路、及びその検査方法を得ることを目的とする。
【００２０】
【課題を解決するための手段】この発明（請求項１）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側及び終点側のレジスタに、該被検査信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを判定する遅延判定処理と、上記検査信号が設計上の遅延時間内に伝播したとき、上記被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障なしと判定する故障判定処理と、上記故障なしと判定された部分経路のみから構成される未検査の信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査済判定処理とを含むものである。
【００２１】この発明（請求項２）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路の起点側及び終点側のレジスタに、該被検査信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路と判定する遅延判定処理と、上記検査信号が設計上の遅延時間内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が設計上の遅延時間内に伝播したとき、上記被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障のないものと判定する故障判定処理と、上記検査対象となる複数の信号伝播経路のうちの、上記故障のないものと判定された部分経路のみから構成される未検査信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，故障判定処理，及び検査済判定処理を繰り返し行うものである。
【００２２】この発明（請求項３）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査の信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含むものである。
【００２３】この発明（請求項４）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路と判定する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記被検査信号伝播経路を構成する部分経路のうちで、上記導出された最大遅延時間が、既に割り当てられている最大遅延時間より小さい部分経路、あるいは最大遅延時間が割り当てられていない部分経路に対して、上記導出された最大遅延時間を割り当てる遅延時間割当処理と、上記検査対象となる複数の信号伝播経路のうちで、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，最大遅延時間導出処理，遅延時間割当処理，及び検査済判定処理を繰り返し行うものである。
【００２４】この発明（請求項５）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記タイミング信号として、周期が異なる複数のクロック信号から、上記検査処理の対象となる被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含むものである。
【００２５】この発明（請求項６）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、上記タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタに伝播したか否かを検出するとともに、該被検査信号伝播経路を検査済信号伝播経路とする遅延判定処理と、上記検査信号が上記最小周期内に伝播しなかったとき、上記半導体集積回路を信号伝播経路の故障を有するものと判定して上記検査処理を終了し、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記被検査信号伝播経路を構成する部分経路のうちで、上記導出された最大遅延時間が、既に割り当てられている最大遅延時間より小さい部分経路、あるいは最大遅延時間が割り当てられていない部分経路に対して、上記導出された最大遅延時間を割り当てる遅延時間割当処理と、上記検査対象となる複数の信号伝播経路のうちで、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記検査処理の対象となる予め定められた所定数の信号伝播経路がすべて検査済信号伝播経路と判定されるまで、上記経路選択処理，遅延判定処理，最大遅延時間導出処理，遅延時間割当処理，及び検査済判定処理を繰り返し行うものである。
【００２６】この発明（請求項７）に係る半導体集積回路は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路であって、上記論理回路を、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有する構成とし、上記所定の２つのレジスタの一方を、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタとし、その他方を、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタとし、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方を接続したものである。
【００２７】この発明（請求項８）は、請求項７記載の半導体集積回路において、上記起点側レジスタあるいは起点側付加レジスタにて検査信号を発生するタイミング、及び終点側レジスタあるいは終点側付加レジスタにて検査信号を観測するタイミングを決定するためのタイミング信号として検査クロックを上記各レジスタに出力する検査タイミング生成部を備え、該検査タイミング生成部は、外部からのタイミング選択信号に基づいて、所定周期を有する検査クロックを発生するものである。
【００２８】この発明（請求項９）は、請求項７記載の半導体集積回路において、上記論理回路を、上記再収斂点を形成する論理素子と、上記検査信号を該論理素子に出力する起点側付加レジスタとの間に接続され、遅延時間の異なる複数の遅延回路を含む起点側遅延回路を有する構成とし、上記起点側付加レジスタから出力された検査信号を、上記起点側遅延回路における特定の遅延回路を介して上記論理素子へ出力するようにしたものである。
【００２９】この発明（請求項１０）は、請求項７記載の半導体集積回路において、上記論理回路を、上記再収斂点を形成する論理素子と、該論理素子から出力される検査信号を受け取る終点側付加レジスタとの間に接続され、遅延時間の異なる複数の遅延回路を含む終点側遅延回路を有する構成とし、上記論理素子から出力された検査信号を、上記終点側遅延回路における特定の遅延回路を介して上記終点側付加レジスタへ出力するようにしたものである。
【００３０】この発明（請求項１１）は、請求項１ないし６のいずれかに記載の半導体集積回路の検査方法において、上記半導体集積回路を、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方が、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタであり、その他方が、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタであり、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方が接続されている論理回路を搭載した構成とし、上記起点側レジスタ及び終点側レジスタ、並びに上記起点側付加レジスタ及び終点側付加レジスタの両方または一方を用いて、上記起点レジスタと終点レジスタの間に位置する一部または全部の信号伝播経路に対する検査処理を行うものである。
【００３１】この発明（請求項１２）は、請求項９記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで検査信号をタイミング信号に基づいて発生し、該発生した検査信号が上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを上記タイミング信号に基づいて検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記起点側付加レジスタで検査信号を発生する際には、該起点側付加レジスタと終点側レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記起点側遅延回路における最大の遅延時間を有する遅延回路を選択するものである。
【００３２】この発明（請求項１３）は、請求項１０記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記検査処理の対象となる被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで検査信号をタイミング信号に基づいて発生し、該発生した検査信号が上記半導体集積回路の設計上の性能に基づく許容遅延時間内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを上記タイミング信号に基づいて検出する遅延判定処理と、上記検査信号が上記許容遅延時間内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記終点側付加レジスタで検査信号を観測する際には、該起点側レジスタと終点側付加レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記終点側遅延回路における最大の遅延時間を有する遅延回路を選択するものである。
【００３３】この発明（請求項１４）は、請求項９記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記起点側付加レジスタで検査信号を発生する際には、該起点側付加レジスタと終点側レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記起点側遅延回路における最大の遅延時間を有する遅延回路を選択するものである。
【００３４】この発明（請求項１５）は、請求項１０記載の半導体集積回路に対して、該回路における起点側レジスタ及び起点側付加レジスタと終点側レジスタとの間、並びに起点側レジスタと終点側レジスタ及び終点側付加レジスタとの間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、タイミング信号として、周期が異なる複数のクロック信号から、上記被検査信号伝播経路に設定されている設計上の遅延時間より短くない最小の周期を有するクロック信号を選択し、上記被検査信号伝播経路の起点側及び終点側のレジスタに上記タイミング信号を入力し、上記被検査信号伝播経路の起点側レジスタあるいは起点側付加レジスタで発生した検査信号が、上記最小周期内にその終点側レジスタあるいは終点側付加レジスタに伝播したか否かを検出する遅延判定処理と、上記検査信号が上記最小周期内に伝播したとき、該被検査信号伝播経路をする、該経路上の論理素子により分離される部分経路に対して、上記最小周期と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記半導体集積回路の設計上の性能に基づく許容遅延時間以下である未検査信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査済判定処理とを含み、上記遅延判定処理では、上記終点側付加レジスタで検査信号を観測する際には、該起点側レジスタと終点側付加レジスタとの間での設計上の遅延時間が、上記タイミング信号により決まる計測時間を超えない範囲で、上記終点側遅延回路における最大の遅延時間を有する遅延回路を選択するものである。
【００３５】この発明（請求項１６）に係る半導体集積回路は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路であって、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間で収斂する再収斂点を形成する論理素子とを有し、上記所定の２つのレジスタの一方が、上記信号伝播経路の故障検査時に検査信号を発生する起点レジスタであり、その他方が、上記信号伝播経路の故障検査時に上記起点レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点レジスタである論理回路を備えるとともに、上記起点レジスタにて検査信号を発生するタイミング、及び終点レジスタにて検査信号を観測するタイミングを決定するための検査クロックを上記各レジスタに出力する検査タイミング生成部を備え、該検査タイミング生成部は、外部からのタイミング選択信号に基づいて、所定の周波数の検査クロックを発生するものである。
【００３６】この発明（請求項１７）は、請求項１６記載の半導体集積回路において、上記検査タイミング生成部を、一定の周波数を有する基準クロックを分周して分周クロックを生成する、分周率の異なる複数の分周器を有し、上記タイミング選択信号に基づいて、上記基準クロックあるいは所定の分周器で分周された分周クロックを上記検査クロックとして出力するものである。
【００３７】この発明（請求項１８）は、請求項１６記載の半導体集積回路において、上記検査タイミング生成部は、一定周波数を有する基準クロックを遅延して遅延クロックを生成する、遅延時間の異なる複数の遅延回路を有し、上記検査クロックとして出力する基準クロックあるいは遅延クロックを、上記タイミング選択信号により、基準クロックの立ち上がりあるいは立ち下がり後に他の遅延クロックに切り換えて、上記基準クロックの周期より短い周期を有する擬似的な検査クロックを生成するものである。
【００３８】この発明（請求項１９）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記半導体集積回路と同一構成を有する、コンピュータにより構成された擬似半導体集積回路に対して検査処理を行う予備検査処理と、上記予備検査処理の結果に基づいて、実際の半導体集積回路に対して検査処理を行う本検査処理とを含み、上記予備検査処理を、上記擬似半導体集積回路における２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路を全て故障なしとし、上記故障なしとされた部分経路のみから構成される未検査の信号伝播経路を、検査処理が不要な検査済信号伝播経路と判定する検査不要判定処理とを含むものとし、上記本検査処理を、該予備検査処理に含まれる検査済判定処理にて検査不要と判定された擬似半導体集積回路における信号伝播経路以外の信号伝播経路に対応する、実際の半導体集積回路における信号伝播経路に対して、その起点側及び終点側のレジスタに、該信号伝播経路に設定されている設計上の遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記設計上の遅延時間内に終点側レジスタに伝播したか否かを判定する遅延判定処理を施すものとしたものである。
【００３９】この発明（請求項２０）に係る半導体集積回路の検査方法は、入力信号をタイミング信号に基づいて保持する複数のレジスタと、所定のレジスタとの間で信号の授受を行う、複数の信号伝播経路を含む論理回路とを搭載した半導体集積回路に対して、２つのレジスタ間に位置する複数の信号伝達経路の故障を検出するための検査処理を施す方法であって、上記半導体集積回路と同一構成を有する、コンピュータにより構成された擬似半導体集積回路に対して検査処理を行う予備検査処理と、上記予備検査処理の結果に基づいて、実際の半導体集積回路に対して検査処理を行う本検査処理とを含み、上記予備検査処理を、上記擬似半導体集積回路における２つのレジスタ間に位置する、上記検査処理の対象となる予め定められた所定数の信号伝播経路のうちから、上記検査処理が施されていない未検査信号伝播経路を被検査信号伝播経路として選択する経路選択処理と、該被検査信号伝播経路を構成する、該経路上の論理素子により分離される部分経路に対して、上記半導体集積回路の設計上の性能に基づく許容遅延時間と該各部分経路の設計上の遅延時間とに基づいて最大遅延時間を導出する最大遅延時間導出処理と、上記最大遅延時間が割り当てられた部分経路のみから構成され、かつ各部分経路の最大遅延時間の総和が上記許容遅延時間以下である未検査の信号伝播経路を、検査処理の不要な検査済信号伝播経路と判定する検査不要判定処理とを含むものとし、上記本検査処理を、該予備検査処理に含まれる検査済判定処理にて検査不要と判定された擬似半導体集積回路における信号伝播経路以外の信号伝播経路に対応する、実際の半導体集積回路における信号伝播経路に対して、その起点側及び終点側のレジスタに、該信号伝播経路に設定されている設計上の性能に基づく許容遅延時間に応じた間隔でタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記許容遅延時間内にその終点側レジスタに伝播したか否かを判定する遅延判定処理を施すものとしたものである。
【００４０】この発明（請求項２１）は、請求項１９または２０記載の半導体集積回路の検査方法において、上記擬似半導体集積回路及び実際の半導体集積回路は、上記論理回路として、所定の２つのレジスタ間に位置する複数の信号伝達経路と、上記複数の信号伝播経路のうちの一部または全部の信号伝播経路が上記２つのレジスタ間にて収斂する再収斂点を形成する論理素子とを有し、記所定の２つのレジスタの一方は、上記信号伝播経路の故障検査時に検査信号を発生する起点側レジスタであり、その他方は、上記信号伝播経路の故障検査時に上記起点側レジスタから出力される検査信号を上記信号伝播経路を介して受け取る終点側レジスタであり、上記論理素子には、上記信号伝播経路の故障検査時に検査信号を上記論理素子に出力する起点側付加レジスタ、及び上記信号伝播経路の故障検査時に上記論理素子から出力される検査信号を受け取る終点側付加レジスタの両方または一方が接続されている論理回路を搭載したものである。
【００４１】
【発明の実施の形態】以下、本発明の実施の形態について説明する。
（実施の形態１）図１及び図２は、本発明の実施の形態１による半導体集積回路及びその検査方法について説明するための図であり、図１は上記半導体集積回路における検査回路を示し、図２は検査のフローを示している。図１において、１００は本実施の形態１の半導体集積回路における、信号伝播経路での遅延時間の検査が行われる検査回路である。
【００４２】この検査回路１００は、信号伝播経路の検査の対象となる論理回路１００ａと、論理回路１００ａに入力する検査信号を発生する検査信号発生点を構成するレジスタ２０１と、論理回路１００ａから出力される検査信号を観測する検査信号観測点を構成するレジスタ２０２及び２０３と、上記検査信号発生点及び検査信号観測点に動作タイミング（つまり検査信号の発生タイミング及び検査信号の観測タイミング）を指定するための検査クロックを生成する検査タイミング生成部２１０とを有している。
【００４３】また、上記論理回路１００ａは、上記検査信号の再収斂点を構成する論理素子２０９と、該論理素子２０９と検査信号発生点２０１との間に位置する部分経路２０４，２０５と、該論理素子２０９と検査信号観測点２０２との間に位置する部分経路２０６，２０７と、該論理素子２０９と検査信号観測点２０３との間に位置する部分経路２０８とを有している。
【００４４】そして、上記検査回路１００では、信号伝播経路は、検査信号発生点２０１から２つの部分経路２０４，２０５に分岐し、これらの部分経路２０４、２０５は再収斂点２０９で再収斂している。そしてさらに、上記信号伝播経路は、再収斂点２０９から３つの部分経路２０６，２０７，２０８に分岐し、部分経路２０６，２０７は検査信号観測点２０２の直前で再度再収斂し、部分経路２０８は検査信号観測点２０３に達している。
【００４５】また、ここでは、上記部分経路２０４，２０５，２０６，２０７，２０８を信号が伝播するのに要する時間，つまり各部分線路の設計上の遅延時間は、それぞれ４ｎ秒、２ｎ秒、４ｎ秒、２ｎ秒、４ｎ秒となっている。なお、一般に、部分経路は、図３に示すように、信号伝播経路の起点および終点、再収斂点の論理素子１００１、または再収斂点の出力側の分岐点の論理素子１００２、またはそれらの間にある論理素子１００３を起点または終点とすることが望ましい。また、一般に、上記部分経路中および部分経路の起点、終点には、信号を伝播させる信号線と論理素子が存在し、また信号が所定の部分経路を伝播するよう部分経路を活性化するための活性化信号を供給するための制御信号線も存在するが、説明の簡明にするために省略している。
【００４６】また、上記検査タイミング生成部２１０は、検査信号発生点２０１で検査信号を発生するタイミングを指定する検査クロックと、検査信号観測点２０２で信号伝播経路の状態を観測するタイミングを指定する検査クロックを発生する構成となっている。なお、本実施の形態１では、検査回路として、検査タイミング生成部２１０を半導体集積回路中に構成したものを示したが、上記検査タイミング生成部としては、外部のテスタ内に構成されたもの、または検査用のボード上に構成されたものを用いてもよい。なお、図１では、テスタは省略している。
【００４７】次に作用効果について説明する。このような構成の検査回路を搭載した半導体集積回路の検査について説明する。図２は、本実施の形態１の半導体集積回路の検査のフローを示す図である。以下検査の手順をフローチャートを参照しながら説明する。なお、以下に示される検査の手順は、半導体集積回路をテストする装置（テスタ）のコマンドおよびテストプログラムにより実現され、テスタにより実際の検査が実施される。
【００４８】まず、半導体集積回路における複数の信号伝播経路の内から、検査の対象とする信号伝播経路が選択され、さらに、選択された信号伝播経路における、外部入力，外部出力または再収斂点にて分割された部分経路が決定される（ステップＳ１００）。
【００４９】本実施の形態１では、検査対象となる信号伝播経路として、以下の第１〜第６の６つの信号伝播経路が選択される。第１の信号伝播経路は、部分経路２０４，論理素子２０９，部分経路２０６からなる。第２の信号伝播経路は、部分経路２０４，論理素子２０９，部分経路２０７からなる。第３の信号伝播経路は、部分経路２０５，論理素子２０９，部分経路２０６からなる。第４の信号伝播経路は、部分経路２０５，論理素子２０９，部分経路２０７からなる。第５の信号伝播経路は、部分経路２０４，論理素子２０９，部分経路２０８からなる。第６の信号伝播経路は、部分経路２０５，論理素子２０９，部分経路２０８からなる。従って、ここでは、検査対象となる信号伝播経路を構成する部分経路は、部分経路２０４〜２０８の５つ存在することとなる。
【００５０】次に、検査対象の信号伝播経路のうちから、検査済みでない信号伝播経路が一つ選択される。ここでは、第１の信号伝播経路が選択されるものとする（ステップＳ１０１）。
【００５１】そして、上記選択された第１の信号伝播経路について、その検査信号発生点２０１にて発生した検査信号が設計上の遅延時間だけ遅れて検査信号観測点２０２に伝播したか否かの検査が行われる（ステップＳ１０２）。
【００５２】具体的には、検査信号が、テスタの制御により発生される検査タイミング生成部２１０からのクロック信号のタイミングに基づいて検査信号発生点２０１にセットされ、テスタの制御により発生される検査タイミング生成部２１０からのクロック信号のタイミングに基づいて検査信号発生点２０１にて検査信号が出力される。そしてテスタの制御により発生される検査タイミング生成部２１０からのクロック信号のタイミングに基づいて、検査信号観測点２０２にて上記検査信号が観測される。
【００５３】その観測結果は、直ちに、または半導体集積回路中に一旦記憶された後に上記検査信号観測点から外部に出力され、外部のテスタにて、検査信号発生点２０１から出力した検査信号と、検査信号観測点にて観測された検査信号とが比較される。これにより上記信号伝播経路の検査が行われる。ただし、以下では、説明の簡略化のため、検査信号の検査は、検査信号観測点にて行われるものとする。この場合、具体的には、検査信号発生点２０１からの検査信号が、第１の信号伝播経路に対する設計上の遅延時間８ｎ秒（４ｎ秒＋４ｎ秒）だけ遅れて伝播したか否かが検査信号観測点２０２にて検査される。
【００５４】上記ステップＳ１０２での検査の結果、検査に不合格であった場合には、半導体集積回路を不良として検査を終了し、一方、検査に合格した場合には、ステップＳ１０１で選択された信号伝播経路を構成する部分経路（この場合、部分経路２０４および部分経路２０６）が故障無しと判定される（ステップＳ１０３）。
【００５５】続いて、故障無しとされた部分経路からなる、検査済みでない未検査信号伝播経路が検査済みとされる（ステップＳ１０４）。この場合、部分経路２０４及び２０６から構成される第１の信号伝播経路（被検査信号伝播経路）が検査済みとされる。
【００５６】さらに、全ての信号伝播経路について検査済みとなったか否かが判定され（ステップＳ１０５）、信号伝播経路が全て検査済みである場合には、半導体集積回路を、本検査項目（遅延故障）について合格・良品判定が行われる。一方、未検査の信号伝播経路が存在する場合には、ステップＳ１０１〜Ｓ１０５の処理が繰り返し行われる。この場合は、未検査の信号伝播経路が存在するので、検査処理はステップＳ１０１の処理に戻る。
【００５７】次に、ステップＳ１０１にて第４の信号伝播経路が選択されたものとすると、同様にステップＳ１０２にて、検査信号がこの信号伝播経路を４ｎ秒（２ｎ秒＋２ｎ秒）だけ遅れて伝播するか否かの検査が行われ、上記遅延時間通り遅れて検査信号が伝播しておれば、ステップＳ１０３にて部分経路２０５および２０７が故障無しとされる。続いて、ステップＳ１０４では、新たに部分経路２０５及び２０７が故障無しと判定されたことによって、第２，第３，第４の信号伝播経路が検査済みとされる。そしてステップＳ１０５にて、全ての信号伝播経路について検査済みとなったかが判定され、全ての信号伝播経路が検査済みでない場合は、再度ステップＳ１０１の処理が行われる。
【００５８】次にステップＳ１０１にて、第５の信号伝播経路が選択されたものとすると、同様にステップＳ１０２で検査信号が８ｎ秒（４ｎ秒＋４ｎ秒）だけ遅れて上記第５の信号伝播経路を伝播するか否かの検査が行われ、時間内に検査信号が伝播しているときは、ステップＳ１０３にて、部分経路２０４及び２０８が故障無しとされる。
【００５９】ステップＳ１０４では、新たに部分経路２０８が故障無しと判定されたことから、第５，第６の信号伝播経路が検査済みとなる。これにより全ての信号伝播経路が検査済みとなるので、ステップＳ１０５では、本検査項目について合格判定がなされ検査処理が終了する。
【００６０】このように本実施の形態１によれば、半導体集積回路における複数の信号伝播経路から検査対象とする複数の信号伝播経路を選択し、選択した信号伝播経路に対応する設計上の遅延時間に応じたタイミングで、検査信号発生点からの検査信号の出力と、検査信号観測点での検査信号の観測を行うようにしたので、検査信号発生点と検査信号観測点の間に位置する信号伝播経路が、検査信号がその経路の設計上の遅延時間だけ遅れて伝播したか否かを検査することが可能となる。これにより、検査信号が信号伝播経路をその設計上の遅延時間だけ要して伝播したことを検出することで、上記信号伝播経路を構成する全ての部分経路を故障なしと判定することができる。この結果、全ての信号伝播経路を検査対象とする従来の検査方法に比べて、検査対象とする信号伝播経路の数を削減することが可能となる。
【００６１】なお、本実施の形態１では、全ての信号伝播経路が検査済みとなった場合に本検査項目について合格・良品と判定していたが、当然、予め決めておいた信号伝播経路数が検査済みとなった場合に合格判定が可能であることは言うまでもない。また、本実施の形態１では終了判定基準に信号伝播経路の数を用いたが、部分経路数を用いても本質的な違いはない。
【００６２】また、予め決めておいた信号伝播経路数に基づいて検査を終了する場合には、検査を行った信号伝播経路だけでなく、検査済み相当の信号伝播経路を確認することが可能となっていることから、正確に検査の質(全信号伝播経路中のどれだけの信号伝播経路の信号伝播を確認したか)を把握することが可能となる効果が得られる。
【００６３】（実施の形態２）図４は、本発明の実施の形態２による半導体集積回路の検査方法を説明するための図であり、検査処理のフローを示している。この実施の形態２では、半導体集積回路の構成は、上記実施の形態１のものと同一の構成となっている。ただし、この実施の形態２では、半導体集積回路は、１００ＭＨｚのクロックによる動作が可能な設計上(実用上)の性能を有するものとする。言い換えると、論理回路では、レジスタ間のデータの授受が１クロックの期間で行われるよう設計されるため、レジスタ間での信号伝播に要する許容時間は１０ｎ秒となる。
【００６４】また、検査タイミング生成部２１０は、検査信号発生点と検査信号観測点に検査のタイミングを指定する検査クロックとして、２００ＭＨｚ（周期５ｎ秒）のクロックと１００ＭＨｚ（周期１０ｎ秒）のクロックを発生可能な構成となっている。
【００６５】図５は、この実施の形態２の半導体集積回路に搭載されている検査タイミング生成部２１０ａを説明するためのブロック図である。この検査タイミング生成部２１０ａは、２００ＭＨｚの基本クロック４０１を分周して、１００ＭＨｚの分周クロック４０５を発生する分周器４０３と、外部のテスタなどからの周波数選択信号４０２により、上記基本クロック４０１と分周クロック４０５の一方を選択して検査クロック４０６として出力する選択回路４０４とから構成されている。ここでは、上記検査タイミング生成部２１０ａは半導体集積回路の内部に構成されているが、上記のような構成の検査タイミング生成部２１０ａは、検査用ボード上に構成することも可能である。
【００６６】次に検査処理について説明する。まず、半導体集積回路における複数の信号伝播経路の内から、検査の対象とする信号伝播経路が選択され、さらに、選択された信号伝播経路は、外部入力，外部出力または再収斂点にて分割されて部分経路が決定される（ステップＳ３００）。
【００６７】本実施の形態２では、実施の形態１と同様、検査対象となる信号伝播経路として、上記第１〜第６の６つの信号伝播経路が選択される。従って、検査対象となる信号伝播経路を構成する部分経路は、上記実施の形態１と同様、部分経路２０４〜２０８の５つ存在することとなる。
【００６８】次に、検査対象の信号伝播経路のうちから、検査済みでない信号伝播経路が一つ選択される。ここでは、第１の信号伝播経路が選択されるものとする（ステップＳ３０１）。
【００６９】次に、ステップＳ３０２では、検査信号発生点（レジスタ２０１）にて検査信号を発生するタイミング、及び検査信号観測点（レジスタ２０２）にて検査信号を観測するタイミングとして、上記第１の信号伝播経路での設計上の遅延時間以上であって、検査タイミング生成部２１０ａにて発生可能な最少の周期の検査クロックを選択し、選択された検査クロックを上記検査信号発生点及び検査信号観測点に出力する。そして、この検査クロックの１周期に相当する遅延時間の範囲内で、検査クロックが上記検査信号発生点から検査信号観測点まで伝播したか否かの検査が行われる。また、この検査後には、検査対象となった信号伝播経路が検査済みとされる。
【００７０】例えば、上記第１の信号伝播経路の設計上の遅延時間は、実施の形態１で示したように、８ｎ秒（４ｎ秒＋４ｎ秒）であることから、上記検査タイミング生成部２１０ａでは、１００ＭＨｚの検査クロックが選択され、検査信号発生点２０１からの検査信号が１０ｎ秒以内に検査信号観測点２０２に伝播したか否かが検査信号観測点２０２にて検査される。
【００７１】ステップＳ３０３では、ステップＳ３０２の検査にて不合格と判定された場合には、半導体集積回路を不良として検査を終了する。一方、合格と判定された場合には、検査した第１の信号伝播経路を構成する各部分経路２０４及び２０６毎に、製造上の原因のために遅延時間が増加している可能性を考慮して最大遅延時間を求める。そして、この最大遅延時間が既に検査対象の信号伝播経路を構成する部分経路に割り付けられている最大遅延より小さい場合、あるいは、まだ検査対象の信号伝播経路における部分経路に最大遅延時間がまだ割り付けられていない場合には、今回の検査により求められた最大遅延時間がその部分経路に割り付けされる。
【００７２】具体的には、上記検査では、検査クロックの周期が１０ｎ秒であり、部分経路２０６の設計上の遅延時間が４ｎ秒であることから、部分経路２０４には、６ｎ秒（１０ｎ秒―４ｎ秒）が割り付けられる。同様に部分経路２０６にも６ｎ秒が割り付けられる。
【００７３】続いて、ステップＳ３０４では、部分経路に割り付けられた最大遅延の総和が設計上の性能を損なわない遅延量（本実施の形態では１０ｎ秒）以下となる、検査が施されていない未検査の信号伝播経路が検査済みの信号伝播経路とされる。上記第１の信号伝播経路の検査が終了した時点では、検査済みと見なされる未検査の信号伝播経路はない。
【００７４】次にステップＳ３０５では、検査対象となる全ての信号伝播経路が検査済みの信号伝播経路となったか否かが判定される。この結果、全て検査済みである場合には、半導体集積回路に対して本検査項目についての合格・良品判定が行われる。一方、未検査の信号伝播経路が存在する場合には、上記ステップＳ３０１〜Ｓ３０５の処理が繰り返し行われる。この場合は、未検査の信号伝播経路が存在するのでステップ３０１に戻る。次に上記ステップＳ３０１にて第４の信号伝播経路が選択されたものとする。
【００７５】続くステップＳ３０２では、第４の信号伝播経路に対する設計上の遅延時間が４ｎ秒（２ｎ秒＋２ｎ秒）であることから、検査クロックとしては２００ＭＨｚの検査クロックが選択され、上記検査クロックが検査信号発生点２０１から５ｎ秒以内に検査信号観測点２０２へ伝播したか否かが検査信号観測点２０２で判定され、該第４の信号伝播経路は検査済みとされる。
【００７６】次にステップＳ３０３では、ステップＳ３０２で第４の信号伝播経路が検査に合格したものであった場合には、検査クロックの周期が５ｎ秒であり、第４の信号伝播経路における部分経路２０７に対する設計上の遅延時間が２ｎ秒であることから、該第４の信号伝播経路における部分経路２０５には、最大遅延時間として３ｎ秒（５ｎ秒―２ｎ秒）が割付けられる。同様に上記部分経路２０７にも最大遅延時間として３ｎ秒が割り付けられる。
【００７７】さらにステップＳ３０４では、第２の信号伝播経路の最大遅延時間の総和が９ｎ秒（６ｎ秒（部分経路２０４の最大遅延時間）＋３ｎ秒（部分経路２０７の最大遅延時間））となる。また第３の信号伝播経路の最大遅延時間の総和が９ｎ秒（６ｎ秒（部分経路２０５の最大遅延時間）＋３ｎ秒（部分経路２０６の最大遅延時間））となり、半導体集積回路の設計上の性能を損なわない遅延時間（１０ｎ秒）以下となることから、上記第２，第３の信号伝播経路２、３が検査済みされる。
【００７８】次にステップＳ３０５で、全ての信号伝播経路について検査済みとなったか否かが判定される。この場合、第５，第６の信号伝播経路が未検査であるため、再度ステップＳ３０１〜Ｓ３０５の処理が行われる。
【００７９】さらに、ステップＳ３０１にて第５の信号伝播経路が選択されたものとすると、同様にステップＳ３０２では、１００ＭＨｚ（周期１０ｎ秒）の検査クロックを用いて、該検査クロックが１０ｎ秒以内に検査信号発生点から第５の信号伝播経路を介して検査信号観測点へ伝播するか否かの検査が行われ、第５の信号伝播経路が検査済みとされる。
【００８０】ステップＳ３０３では、検査信号の周期が１０ｎ秒であり、部分経路２０４及び２０８の設計上の遅延が双方ともに４ｎ秒であることから、双方共に最大遅延時間として６ｎ秒が割りつけられる。このとき、最大遅延時間の割付は部分経路２０８のみに対して行われ、部分経路２０４に対しては、今回割りつけられた最大遅延時間（６ｎ秒）が、上記部分経路２０４に対して既に割り付けられている最大遅延時間（６ｎ秒）より小さくないので、この部分経路２０４に対しては、新たな割付は行われない。
【００８１】ステップＳ３０４では、第６の信号伝播経路の最大遅延時間の総和が９ｎ秒（３ｎ秒（部分経路２０５の最大遅延時間）＋６ｎ秒（部分経路２０８の最大遅延時間））となり、上記第６の信号伝播経路は、半導体集積回路の設計上の性能を損なわない遅延量（１０ｎ秒）以下となることから、この第６の信号伝播経路が検査済みとされる。
【００８２】そして、ステップＳ３０５では、全ての信号伝播経路が検査済みとなったので、本検査項目について合格判定がなされ、検査処理が終了する。
【００８３】このように本実施の形態２によれば、検査を行った信号伝播経路を構成する部分経路毎に最大遅延時間を求め、最大遅延時間の総和が半導体集積回路に対する設計上の性能を損なわない信号伝播経路を検査済みとするようにしたので、全ての信号伝播経路が検査の対象とする従来の検査方法に対して、検査する信号伝播経路の数を削減することが可能となる。
【００８４】また、この実施の形態２では、実施の形態１の検査方法と比較して、検査用のクロックの種別が少なくてすみ、検査用テスタとして安価なものを使用することが可能となる。
【００８５】なお、本実施の形態２では、全ての信号伝播経路が検査済みとなった場合に本検査項目について合格・良品と判定していたが、当然、予め決めておいた信号伝播経路数が検査済みとなったときに合格判定を行うことが可能であることは言うまでもない。また、本実施の形態２において、部分経路に対する設計上の遅延時間は、製造上変動しうる（変動の可能性の高い）遅延時間の最小値でもよい。
【００８６】また、予め決めておいた信号伝播経路数に基づいて検査を終了する場合には、検査を行った信号伝播経路だけでなく、検査済み相当の信号伝播経路を確認することが可能となっていることから、正確に検査の質(全信号伝播経路中のどれだけの信号伝播経路の信号伝播を確認したか)を把握することが可能となる効果が得られる。また、本実施の形態２では、複数のタイミングの検査クロックを用いたが単一のクロックの場合にも適用できることは言うまでもない。また上記実施の形態２の検査処理は、半導体集積回路のテスタのコマンドおよびテストプログラムにより実現され、実際の検査が実施される。
【００８７】さらに、上記実施の形態２では、検査タイミング生成部として、２００ＭＨｚの検査クロックを分周する分周器を有し、１００ＭＨｚの検査クロックと２００ＭＨｚの検査クロックを選択して出力する構成のものを示したが、検査タイミング生成部の構成はこれに限るものではない。
【００８８】例えば、上記検査タイミング生成部は、上記分周器の代わりに遅延素子を備え、周期の異なる３種類以上の検査クロックを発生可能な構成としてもよい。
【００８９】図６(a)はこのような遅延素子を用いた検査タイミング生成部の構成を示している。この検査タイミング生成部２１０ｂは、基本クロック５０１を遅延させずに出力するとともに、該基本クロック５０１に基づいて、遅延時間の異なる第１，第２，第３の遅延クロック５０３ａ，５０３ｂ，５０３ｃを発生する遅延クロック生成部５０３と、該遅延クロック生成部５０３から出力される基本クロック５０１及び第１〜第３の遅延クロック５０３ａ〜５０３ｃのうちの１つを周波数選択信号５０２に基づいて選択して検査クロック５０５として出力する選択回路５０４とから構成されている。
【００９０】上記遅延クロック生成部５０３は、第１，第２，第３の３つの遅延回路１０，２０，３０を有しており、第１の遅延回路１０は、１つの遅延素子Ｄ１１からなり、第２の遅延回路２０は、直列接続の２つの遅延素子Ｄ２１，Ｄ２２からなり、第３の遅延回路３０は、直列接続の４つの遅延素子Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４からなる。ここで、上記各遅延素子での信号の遅延時間は同一である。従って、上記第２の遅延回路２０の遅延時間では、第１の遅延回路１０の遅延時間の２倍であり、さらに上記第３の遅延回路３０の遅延時間は、第２の遅延回路２０の遅延時間の２倍となっている。なお、上記遅延回路の種類（遅延時間の異なるもの）は、３つに限らず、さらに多くてもよい。
【００９１】このような構成の遅延クロック生成部５０３では、周期Ｔｏの基本クロック５０１の所定の立ち上がりタイミングから該基本クロックの半周期に相当する時間が経過した後（立ち下がり後）の所定のタイミングにて、周波数選択信号５０２により選択回路５０４で選択されるクロックを、基本クロック５０１から第３の遅延クロック５０３ｃに切り換えることにより、基本クロックとは周期が異なる疑似検査クロック５０５が、上記選択回路５０４から出力される（図６(b)参照）。この疑似検査クロック５０５では、その周期Ｔｇは、基本クロックの立ち上がりタイミングから第３の遅延クロック５０３ｃの立ち上がりタイミングまでの時間となっている。なお、疑似検査クロックの周期は、上記選択回路５０４にて選択する遅延クロックを変更することにより、変更することができる。
【００９２】このような構成の検査タイミング生成部２１０ｂでは、図５に示した検査タイミング生成部２１０ａに比べて検査クロックの周期をより詳細に設定可能であることから、各部分経路の最大遅延時間としてより正確な（小さい）ものを得ることができるようになる。これにより信号伝播経路の最大遅延時間の総和が小さくなり、１つの信号伝播経路に対する検査により、検査済みとなる信号伝播経路が増大することとなり、この結果、実際に検査する信号伝播経路の数を削減することが可能となる。
【００９３】一方、図５に示した検査タイミング生成部２１０ａでは、周期が大きく異なる検査クロックが生成されるため、大きく遅延の異なる信号伝播経路については設計上の遅延時間に近い周期の検査クロックを容易に生成することが可能となるという利点がある。なお、これら、二つの検査タイミング生成部の構成を組合せて得られる検査タイミング生成部では、双方の利点を得られることは明らかである。
【００９４】（実施の形態３）図７及び図８は、本発明の実施の形態３による半導体集積回路及びその検査方法について説明するための図であり、図７は上記半導体集積回路における検査回路を示し、図８は検査のフローを示している。本実施の形態３の半導体集積回路では、設計上(実用上)の性能は、１００ＭＨｚ（周期１０ｎ秒）のクロックによる動作が可能なものとなっている。
【００９５】この上記半導体集積回路における検査回路３００は、実施の形態１の検査回路１００の構成に加えて、検査タイミング生成部２１０からの検査クロックを受け、検査信号を発生する第２の検査信号発生点（起点側付加レジスタ）６０１と、該検査信号発生点６０１からの検査信号を所定時間だけ遅延し、該遅延した検査信号を再収斂点２０９に出力する遅延素子部６０３と、再収斂点２０９から出力される検査信号を所定時間だけ遅延する第２の遅延素子部６０４と、該第２の遅延素子部６０４から出力される検査信号を観測する第２の検査信号観測点（終点側付加レジスタ）６０２とを備えたものである。
【００９６】上記遅延素子部６０３は、上記第２の検査信号発生点６０１からの検査信号を所定時間（６ｎ秒）遅延する１つの遅延素子Ｄａからなる遅延回路６０３ａと、上記第２の検査信号発生点６０１からの検査信号を所定時間（７ｎ秒）遅延する直列接続の２つの遅延素子Ｄｂ１，Ｄｂ２からなる遅延回路６０３ｂと、該両遅延回路６０３ａ及び６０３ｂの出力の一方を、外部のテスタなどからの遅延時間選択信号６３３に基づいて選択して出力する選択回路６０３ｃとから構成されている。
【００９７】また、上記第２の遅延素子部６０４は、上記再収斂点としての論理素子２０９からの検査信号を所定時間（５ｎ秒）遅延する１つの遅延素子Ｄｃからなる遅延回路６０４ａと、上記再収斂点としての論理素子２０９からの検査信号を所定時間（８ｎ秒）遅延する直列接続の２つの遅延素子Ｄｄ１，Ｄｄ２からなる遅延回路６０４ｂと、上記各遅延回路６０４ａ及び６０４ｂの出力の一方を、外部のテスタなどからの遅延時間選択信号６４４に基づいて選択して出力する選択回路６０４ｃとから構成されている。
【００９８】次に作用効果について説明する。この実施の形態３の検査回路３００は、実施の形態１の検査回路１００の構成に加えて、第２の検査信号発生点６０１および第２の検査信号観測点６０２を備えているので、上記検査回路には、１１個の信号伝播経路が形成されることとなる。
【００９９】第１の信号伝播経路は、部分経路２０４，論理素子２０９，及び部分経路２０６からなり、第２の信号伝播経路は、部分経路２０４，論理素子２０９，及び部分経路２０７からなり、第３の信号伝播経路は、部分経路２０５，論理素子２０９，及び部分経路２０６からなる。また、第４の信号伝播経路は、部分経路２０５，論理素子２０９，及び部分経路２０７からなり、第５の信号伝播経路は、部分経路２０４，論理素子２０９，及び部分経路２０８からなり、第６の信号伝播経路は、部分経路２０５，論理素子２０９，及び部分経路２０８からなる。さらに、第７の信号伝播経路は、部分経路２０４，論理素子２０９，及び遅延回路６０４からなり、第８の信号伝播経路は、部分経路２０５，論理素子２０９，及び遅延回路６０４からなり、第９の信号伝播経路は、遅延回路６０３，論理素子２０９，及び部分経路２０６からなる。また、第１０の信号伝播経路は、遅延回路６０３，論理素子２０９，及び部分経路２０７からなり、第１１の信号伝播経路は、遅延回路６０３，論理素子２０９，及び部分経路２０８からなる。但し、ここでは、第７，第８，第９，第１０，第１１の信号伝播経路は、半導体集積回路の機能上不要であるために、遅延故障無しの保証は必ずしも必要ではない。
【０１００】まず、本半導体集積回路の検査回路に対して、実施の形態１の検査処理と同様な検査処理を施す場合について説明する。この検査回路３００では、再収斂点２０９に検査信号を供給する検査信号発生点６０１と、該再収斂点からの検査信号を観測する検査信号観測点６０２とを備えているので、部分経路２０４及び２０５に対しては上記再収斂点２０９が検査信号観測点となり、部分経路２０６，２０７及び２０８に対しては、上記再収斂点２０９が検査信号発生点となる。
【０１０１】従って、この実施の形態３では、実施の形態１の信号伝播経路を構成する個々の部分経路に対して直接検査を施すことが可能となり、再収斂点の前段側の所定の部分経路と、その後段側の所定の部分経路とを組み合わせて得られる信号伝播経路に対して検査を施す場合と比べて、検査回数を大幅に削減することができる。
【０１０２】ここでは、実質的に検査が必要な経路は、部分経路２０４，２０５，２０６，２０７，２０８の合計５つであり、従って、上記第７〜第１１の信号伝播経路について実施の形態１と同様の検査処理を行うことにより、上記第１〜第６のすべての信号伝播経路については検査を不要とできる。この結果、上記実施の形態１に比べると実際に検査を施す経路の数が５つにまで削減される。なお、この場合には、上記遅延素子部では、適当な遅延時間の遅延回路が選択されることとなる。
【０１０３】次に、実施の形態２と同様な検査処理を、上記検査回路３００に対して遅延素子部６０３及び６０４を利用して施す場合について説明する。図８は上記遅延素子部を利用した検査処理のフローを示している。このフローに基づく検査処理は、半導体集積回路のテスタのコマンドおよびテストプログラムにより実現され、実際の検査が実施される。また、検査信号発生点と検査信号観測点に検査のタイミングを指定する検査クロックとして、１００ＭＨｚ（周期１０ｎ秒）の検査クロックを用いるものとする。
【０１０４】まず、半導体集積回路における複数の信号伝播経路の内から、検査の対象とする信号伝播経路が選択され、さらに、選択された信号伝播経路は、外部入力，外部出力または再収斂点にて分割されて部分経路が決定される（ステップＳ７００）。
【０１０５】次に、ステップＳ７０１において、検査済みでない信号伝播経路を一つ選択する。この場合、上記第７の信号伝播経路が選択されるものとする。そして、ステップＳ７０２において、設計上の遅延時間が検査クロックの周期（１０ｎ秒）より長くならない最大の遅延素子として、上記遅延素子部６０４から遅延時間が５ｎ秒の遅延回路６０４ａが選択される。これにより部分経路２０４の遅延時間と合せて、上記第７の信号伝播経路の設計上の遅延時間が９ｎ秒となる。さらに、検査信号発生点２０１からの検査信号が検査クロックの周期（１０ｎ秒）以内に伝播したか否かの検査が検査信号観測点６０２にて行われる。
【０１０６】ステップＳ７０３では、ステップＳ７０２の検査処理において不合格であった場合には、半導体集積回路を不良として検査が終了する。一方、合格であった場合には、検査した信号伝播経路の部分経路２０４に、製造上の原因のために遅延が増加している可能性を考慮して最大遅延時間が求められる。この最大遅延時間が、既に割り付けられている最大遅延時間より小さいか、まだ最大遅延時間の割り付けが行われていない場合には、その部分経路に求めた最大遅延時間が割り付けられる。
【０１０７】この場合、検査タイミングを決める検査クロックの周期が１０ｎ秒であり、遅延素子部６０４における第２の遅延回路６０４ａの設計上の遅延時間が５ｎ秒であることから、部分経路２０４には、５ｎ秒（１０ｎ秒―５ｎ秒）が割り付けられる。なお、ここでは、再収斂点２０９から検査信号観測点６０２への経路における遅延故障は検査経路であるので論議しない。
【０１０８】ステップＳ７０４では、部分経路に割り付けられた最大遅延時間の総和が設計上の性能を損なわない遅延量（本実施の形態では１０ｎ秒）以下である検査済みでない信号伝播経路が検査済みの信号伝播経路とされる。上記第７の信号伝播経路の検査が終了した時点では、検査済と見なされる未検査の信号伝播経路はない。
【０１０９】次にステップＳ７０５では、全ての信号伝播経路について検査済みとなったか否かが判定され、全て信号伝播経路が検査済みである場合には、半導体集積回路に対して本検査項目について合格・良品判定が行われ、未検査の信号伝播経路が存在する場合には、ステップＳ７０１〜Ｓ７０５の処理が繰り返し行われる。この場合は、未検査の信号伝播経路が存在するので、検査処理はステップＳ７０１の処理に戻る。
【０１１０】次にステップＳ７０１で第８の信号伝播経路が選択されたものとする。ステップＳ７０２では、設計上の遅延時間が検査クロックの周期（１０ｎ秒）より長くならない最大の遅延素子として遅延素子部６０４から、遅延時間が８ｎ秒である遅延回路６０４ｂが選択される。そして、検査信号発生点２０１で発生された検査信号が１０ｎ秒以内に検査信号観測点６０２に伝播したか否かが検査信号観測点６０２で検査され、この第８の信号伝播経路は検査済みとされる。
【０１１１】ステップＳ７０３では、検査タイミングを示す検査クロックの周期が１０ｎ秒であり、遅延素子部６０４における第２の遅延回路の設計上の遅延時間が８ｎ秒であることから、ステップＳ７０２での検査の結果合格であった場合には、部分経路２０５には、２ｎ秒（１０ｎ秒―８ｎ秒）が割り付けられる。
【０１１２】しかし、ステップＳ７０４で検査済みとされる、部分経路に割り付けられた最大遅延時間の総和が設計上の性能を損なわない遅延量（本実施例では１０ｎ秒）以下である信号伝播経路は、まだない。
【０１１３】以下、ステップＳ７０５での判定の結果、検査処理は再度ステップＳ７０１の処理に戻り、ステップＳ７０１からステップＳ７０５までのループ処理が、上記第９，１０，１１の信号伝播経路に対して同様に順次適用され、それぞれ遅延素子部６０３における、６ｎ、７ｎ、６ｎの遅延が選択され検査される。これにより、各部分経路２０６、２０７、２０８に割り付けられる最大遅延が、４ｎ、３ｎ、４ｎとなる。
【０１１４】そして、最後にステップＳ７０４にて、第１〜第６の信号伝播経路におけるいずれの部分経路に割り付けられた最大遅延時間の総和も設計上の性能を損なわない遅延量（本実施例では１０ｎ秒）以下となり、全ての信号伝播経路が検査済みとなり、ステップＳ７０５の判定を経て処理が終了する。
【０１１５】このように本実施の形態３によれば、半導体集積回路における検査回路を構成する、信号伝播経路の再収斂点に検査信号を供給する検査信号発生点６０１と、再収斂点２０９からの検査信号を観測する検査信号観測点６０２とを備え、検査信号発生点６０１で発生した検査クロックを所定の遅延時間を有する遅延回路を介して再収斂点に供給し、再収斂点からの検査信号を所定の遅延時間を有する遅延回路を介して上記検査信号観測点へ出力するようにしたので、少ない種別の検査クロックを用いて、各部分経路の最大遅延時間を正確な（小さい）ものとすることができる。これにより信号伝播経路の最大遅延時間の総和が小さくなり、検査済みとなる信号伝播経路の割合が増え、その結果、実際に検査する信号伝播経路数を削減することが可能となる。
【０１１６】一般に遅延素子の種類を増やし、検査経路の設計上の遅延時間を検査クロックの周期に近くなるよう調整することにより、少ない種類の検査クロックを用いて信号伝播経路の検査を行うことが可能となる。
【０１１７】なお、上記実施の形態３では、論理回路として、起点側レジスタと終点側レジスタとの間のすべての信号伝播経路が再収斂点で収斂しているものを挙げたが、上記論理回路は、起点側レジスタと終点側レジスタとの間の複数の信号伝播経路のうちの一部の所定数の信号伝播経路が再収斂点で収斂しているものでもよく、さらに、再収斂点は上記起点側レジスタと終点側レジスタの１つだけ存在する場合に限らず、複数存在してもよい。この場合、起点側付加レジスタ及び終点側付加レジスタは、すべての再収斂点に対して設ける必要はなく、すくなくとも１つの再収斂点に対して起点側付加レジスタ及び終点側付加レジスタが設ければよい。
【０１１８】また、本実施の形態３では、単一の検査クロック１００ＭＨｚを用いたが、実施の形態２で示したように、複数の検査クロックを用いてもよく、この場合、信号伝播経路の削減に効果があることは言うまでもない。
【０１１９】また、各実施の形態では、説明を簡明にするために検査信号のライズ（立ち上がり）とフォール（立ち下がり）では、信号変化の遅延時間が異なる場合については説明していないが、上記検査信号のライズ（立ち上がり）とフォール（立ち下がり）で、遅延時間が異なる場合には、それぞれ個別に検査することができることはいうまでもない。
【０１２０】（実施の形態４）図９は、本発明の実施の形態４による半導体集積回路の検査方法について説明するための図である。上述した本発明の各実施の形態では、半導体集積回路の検査方法として、実際の半導体集積回路に対して信号伝播経路の故障検査を直接行うものを示したが、実施の形態４では、図９に示すように、コンピュータ２００１内に実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路を構成し、この擬似的な半導体集積回路に対して実施の形態１と同様の方法で擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路２００３に対する検査を行うこととする。
【０１２１】具体的には、コンピュータ２００１内に構成した擬似的な半導体集積回路に対して、実施の形態１の検査方法を用いて、例えば信号伝播経路Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの遅延時間の検査を行う。なお、コンピュータ２００１内に構成された擬似的な半導体集積回路に対する検査を行うテスタの擬似プログラムとしては、検査対象となる信号伝播経路のすべてが検査されるよう、擬似半導体集積回路における故障はないものと仮定して作成したものを用いる。言い換えると、擬似的な半導体集積回路における検査対象となる被検査信号伝播経路については、これを構成する部分経路はすべて故障ないものであるため、上記被検査信号伝播経路の起点側及び終点側のレジスタに、該被検査信号伝播経路に設定されている設計上の遅延時間に応じてタイミング信号を入力し、上記起点側レジスタで発生した検査信号が、上記設計上の遅延時間に応じた測定時間内に終点側レジスタに伝播したか否かを判定する遅延判定処理は行われない。
【０１２２】上記擬似半導体集積回路に対する検査の結果、信号伝播経路Ａ，Ｂの遅延時間の検査により、信号伝播経路Ｃが検査不要と判定され、さらに信号伝播経路Ｄ，Ｅの遅延時間の検査により信号伝播経路Ｆの検査が不要と判定されたとする。
【０１２３】この場合は、実際の検査が行われた信号伝播経路は信号伝播経路Ａ，Ｂ，Ｄ，Ｅであり、検査が行われなかった信号伝播経路は、信号伝播経路Ｃ，Ｆであるので、実際の半導体集積回路２００３の検査を行うテスタ２００２のプログラムとしては、上記信号伝播経路Ａ，Ｂ，Ｄ，Ｅのみの遅延時間を検査するためのプログラムを作成し、このプログラムを用いて、実際の半導体集積回路２００３における信号伝播経路Ａ，Ｂ，Ｄ，Ｅの検査を行う。この場合には、実際の半導体集積回路２００３における信号伝播経路Ｃ，Ｆを検査不要と判定する処理は行われない。
【０１２４】また、実際の半導体集積回路には信号伝播経路の遅延故障がある場合があり、その場合は、上記検査処理では、半導体集積回路の不良判定がなされることとなる。
【０１２５】このように本実施の形態４によれば、コンピュータ内に構成した実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路に対して実施の形態１の検査方法を用いて、擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路に対する検査を行うことにより、実際の半導体集積回路の量産時における検査を効率よく行うことができる。
【０１２６】（実施の形態５）次に、本発明の実施の形態５による半導体集積回路の検査方法について説明する。図９に示すように、この実施の形態５では、コンピュータ２００１内に実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路を構成し、この擬似的な半導体集積回路に対して実施の形態２と同様の方法で擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路２００３に対する検査を行うこととする。
【０１２７】このように実施の形態５によれば、コンピュータ内に構成した実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路に対して実施の形態２の検査方法を用いて、上記実施の形態４と同様に、擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路の検査を行うことにより、実際の半導体集積回路の量産時における検査を効率よく行うことができる。
【０１２８】（実施の形態６）次に、本発明の実施の形態６による半導体集積回路の検査方法について説明する。図９に示すように、この実施の形態６では、コンピュータ２００１内に実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路を構成し、この擬似的な半導体回路に対して実施の形態３と同様の方法で擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路２００３に対する検査を行うこととする。
【０１２９】このように実施の形態６によれば、コンピュータ内に構成した実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路に対して実施の形態３の検査方法を用いて、上記実施の形態４と同様に、擬似的な検査を行い、この擬似的な検査結果に基づいて、実際の半導体集積回路の検査を行うことにより、実際の半導体集積回路の量産時における検査を効率よく行うことができる。
【０１３０】なお、コンピュータ２００１内に構成した擬似的な半導体集積回路に対して、実施の形態３の検査方法を用いて、信号伝播経路の遅延時間の検査を行う方法では、上記擬似的な半導体集積回路は、実施の形態３における実際の半導体集積回路と同様、再収斂点に接続された起点側付加レジスタ及び終点側付加レジスタを有する構成となっている。
【０１３１】
【発明の効果】以上のように本発明によれば、半導体集積回路における信号伝播経路について、これを構成する部分経路毎に故障無しを確認するので、全ての信号伝播経路が検査の対象であった従来の検査方法に対して検査する信号伝播経路数を削減することが可能となり、検査の時間を短縮することが可能となる。
【０１３２】また、信号伝播経路における再収斂点に検査信号発生点（起点側付加レジスタ）と検査信号観測点（終点側付加レジスタ）を付加しているので、見かけ上の信号伝播経路数を削減することができ、検査の時間を短縮することに効果がある。
【０１３３】さらに、部分経路毎に最大遅延を求め、最大遅延の総和が半導体集積回路の設計上の性能を損なわない信号伝播経路を検査済みとするので、単一周期の検査クロックを用いる場合、あるいは周期の異なる限られた数の検査クロックを用いる場合においても、検査の時間を短縮することが可能となる。
【０１３４】またさらに、再収斂点と、再収斂点に付加された検査信号発生点及び検査信号観測点との間に接続され、遅延時間の異なる複数の遅延回路を含む遅延素子部を備えたので、検査時に上記遅延回路を選択することにより、少ない種別の検査クロックでも、検査する信号伝播経路の数を削減でき、発生できるクロック種別に制限のある安価なテスタの選択が可能となる。
【０１３５】さらに、コンピュータ内に実際の半導体集積回路と同一構成を有する擬似的な半導体集積回路を構成し、この擬似的な半導体集積回路における信号伝播経路に対して予備検査処理を行い、この予備検査処理の結果に基づいて、実際の半導体集積回路における信号伝播経路に対する本検査処理を行うので、実際の半導体集積回路に対する信号伝播経路の検査を効率よく行うことができる。
【出願人】 【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【出願日】 平成１２年４月２６日（２０００．４．２６）
【代理人】 【識別番号】１０００８１８１３
【弁理士】
【氏名又は名称】早瀬 憲一
【公開番号】 特開２００１−１３２２０（Ｐ２００１−１３２２０Ａ）
【公開日】 平成１３年１月１９日（２００１．１．１９）
【出願番号】 特願２０００−１２６５１１（Ｐ２０００−１２６５１１）