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【発明の名称】 半導体装置
【発明者】 【氏名】沖▲高▼ 毅則
【要約】 【課題】いずれか１つのロジックブロックが活性化しない場合でも、それ以降のＦ／Ｆの出力が停止することがない半導体装置を得ることである。

【解決手段】一方のロジックブロック３１の出力信号及びバーンイン入力信号を与えることにより、他方のロジックブロック３４を活性化するＸＯＲ回路２１を備えるバーンインテスト回路を構成する。
【特許請求の範囲】
【請求項１】 フリップフロップに接続されて被テスト回路となる複数のロジックブロックからなるバーンインテスト回路を設ける半導体装置において、一方の前記ロジックブロックの出力信号及びバーンイン入力信号を与えることにより、他方の前記ロジックブロックを活性化する排他的論理和回路を備えることを特徴とする半導体装置。
【請求項２】 請求項１記載の半導体装置において、フリップフロップはデータ入力端子及びセレクタバーンイン信号が入力されるセレクタバーンイン端子を有する第１の論理回路と、前記セレクタバーンイン端子に接続されるインバータ回路と、シリアル入力端子及び前記インバータ回路によって反転される信号が入力される端子を有する第２の論理回路と、前記第１の論理回路及び前記第２の論理回路の出力端子が接続される第３の論理回路と、前記第３の論理回路の出力端子が前記データ入力端子に接続され、クロック入力信号が入力されるクロック端子を設けるＤフリップフロップとを備えることを特徴とする半導体装置。
【請求項３】 請求項１記載の半導体装置において、フリップフロップはクロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、データ入力端子に接続される第１のトランスファゲート回路と、リセットバーンイン信号が入力されるリセットバーンイン端子及び、前記第１のトランスファゲート回路の出力端子に接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、前記第１の論理回路の出力端子に接続される第２の論理回路と、前記クロック端子及び、その反転信号が入力される前記端子を有し、前記第１のトランスファゲート回路の出力端子及び、前記第２の論理回路の出力端子に接続される第２のトランスファゲート回路と、前記クロック端子及び、その反転信号が入力される前記端子を有し、前記第２の論理回路の出力端子に接続される第３のトランスファゲート回路と、前記リセットバーンイン端子及び、前記第３のトランスファゲート回路の出力端子に接続される第３の論理回路と、前記セットバーンイン端子及び、前記第３の論理回路の出力端子に接続される第４の論理回路と、前記第３のトランスファゲート回路の出力端子及び、前記第４の論理回路の出力端子に接続される第４のトランスファゲート回路とを備えることを特徴とする半導体装置。
【請求項４】 請求項１記載の半導体装置において、フリップフロップはリセットバーンイン信号が入力されるリセットバーンイン端子及び、データ入力端子が接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、前記第１の論理回路の出力端子に接続される第２の論理回路と、クロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、前記第２の論理回路の出力端子に接続される第１のトランスファゲート回路と、前記第１のトランスファゲート回路の出力端子に接続される第１のインバータ回路と、前記クロック端子及び、その反転信号が入力される前記端子を有し、前記第１のトランスファゲート回路の出力端子及び、前記第１のインバータ回路の出力端子に接続される第２のトランスファゲート回路と、前記クロック端子及び、その反転信号が入力される前記端子を有し、前記第１のインバータ回路の出力端子に接続される第３のトランスファゲート回路と、前記第３のトランスファゲート回路の出力端子に接続される第２のインバータ回路と、前記クロック端子及び、その反転信号が入力される前記端子を有し、前記第３のトランスファゲート回路の出力端子及び、前記第２のインバータ回路の出力端子に接続される第４のトランスファゲート回路とを備えることを特徴とする半導体装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明はバーンインテストを効率良く行うことが可能な半導体装置に関するものである。
【０００２】
【従来の技術】図８は、例えば特開平７−９８３５８号公報に記載の、従来のバーンインテストを行うための半導体装置の構成を示す図である。図８を参照して、この従来の半導体装置は４つのフリップフロップ（以下Ｆ／Ｆと示す）１０００〜４０００からなるシリアルテスト回路に帰還ループが設けられて、バーンインテスト時にテストデータを生成する回路を備えて構成されている。各々のＦ／Ｆ１０００〜４０００はお互いのシリアル入力端子ＳＩとシリアル出力端子ＳＯとが接続されて直列接続されている。
【０００３】また、Ｆ／Ｆ１０００〜４０００は入力ＣＰが“１”、入力Ａが“０”、Ｂが“１”のシリアルモードでシリアル入力端子ＳＩに与えられたデータがシリアル出力端子ＳＯと出力端子Ｑとにそのまま出力される。入力ＴＥＳＴを“０”にすると最終段のＦ／Ｆ４０００のシリアル出力端子ＳＯからの出力は、帰還ループを介して反転されて初段のＦ／Ｆ１０００のシリアル入力に与えられる。即ち、シリアルモード状態で入力ＴＥＳＴを“０”にすると４つのＦ／Ｆ１０００〜４０００の閉ループ内で“０”と“１”が交互に出力される。
【０００４】このような“０”と“１”の値はバーンインテストの活性化信号としてそれぞれのＦ／Ｆ１０００〜４０００に接続されて被テスト回路となるＬｏｇｉｃ Ｂｌｏｃｋ（以下ロジックブロックと示す）５０００〜７０００に与えられ、それぞれのロジックブロック５０００〜７０００が活性化される。
【０００５】これにより、外部からクロック信号を供給することなくロジックブロックを活性化してバーンインテストを行うことが可能である。
【０００６】
【発明が解決しようとする課題】以上説明した従来の半導体装置でのバーンインテストは、それぞれのロジックブロック５０００〜７０００が活性化されることが前提であり、もしいずれか１つのロジックブロックが活性化しない場合、それ以降のＦ／Ｆの出力Ｑが停止する可能性がある。
【０００７】また、どのロジックブロックに不具合が存在するのかを特定することが困難である。
【０００８】さらに、効率の良いバーンインテストを行うことが可能な半導体装置を得るには、バーンイン装置の制約（バーンイン装置のドライバ数あるいはパターン長）も考慮して、できるだけ少ないバーンインテスト端子数でロジックブロックの全てのノードに電圧ストレスを与える必要がある。
【０００９】しかし、半導体装置内部の入力端子数に比べ、バーンイン装置のドライバ数には限りがあり、半導体装置のロジックブロックに任意のデータを自由な組み合わせで入力することができず、全てのノードを反転させることは困難であるという問題点が存在する。
【００１０】
【課題を解決するための手段】この発明に係る半導体装置は、フリップフロップに接続されて被テスト回路となる複数のロジックブロックからなるバーンインテスト回路を設ける半導体装置において、一方のロジックブロックの出力信号及びバーンイン入力信号を与えることにより、他方のロジックブロックを活性化する排他的論理和回路を備えるものである。
【００１１】また、請求項１記載の半導体装置において、フリップフロップはデータ入力端子及びセレクタバーンイン信号が入力されるセレクタバーンイン端子を有する第１の論理回路と、セレクタバーンイン端子に接続されるインバータ回路と、シリアル入力端子及びインバータ回路によって反転される信号が入力される端子を有する第２の論理回路と、第１の論理回路及び第２の論理回路の出力端子が接続される第３の論理回路と、第３の論理回路の出力端子がデータ入力端子に接続され、クロック入力信号が入力されるクロック端子を設けるＤフリップフロップとを備えるものである。
【００１２】また、請求項１記載の半導体装置において、フリップフロップはクロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、データ入力端子に接続される第１のトランスファゲート回路と、リセットバーンイン信号が入力されるリセットバーンイン端子及び、第１のトランスファゲート回路の出力端子に接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、第１の論理回路の出力端子に接続される第２の論理回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のトランスファゲート回路の出力端子及び、第２の論理回路の出力端子に接続される第２のトランスファゲート回路と、クロック端子及び、その反転信号が入力される端子を有し、第２の論理回路の出力端子に接続される第３のトランスファゲート回路と、リセットバーンイン端子及び、第３のトランスファゲート回路の出力端子に接続される第３の論理回路と、セットバーンイン端子及び、第３の論理回路の出力端子に接続される第４の論理回路と、第３のトランスファゲート回路の出力端子及び、第４の論理回路の出力端子に接続される第４のトランスファゲート回路とを備えるものである。
【００１３】さらに、請求項１記載の半導体装置において、フリップフロップはリセットバーンイン信号が入力されるリセットバーンイン端子及び、データ入力端子が接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、第１の論理回路の出力端子に接続される第２の論理回路と、クロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、第２の論理回路の出力端子に接続される第１のトランスファゲート回路と、第１のトランスファゲート回路の出力端子に接続される第１のインバータ回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のトランスファゲート回路の出力端子及び、第１のインバータ回路の出力端子に接続される第２のトランスファゲート回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のインバータ回路の出力端子に接続される第３のトランスファゲート回路と、第３のトランスファゲート回路の出力端子に接続される第２のインバータ回路と、クロック端子及び、その反転信号が入力される端子を有し、第３のトランスファゲート回路の出力端子及び、第２のインバータ回路の出力端子に接続される第４のトランスファゲート回路とを備えるものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明について図面を参照して説明する。図１は実施の形態１による半導体装置のブロック図である。図１を参照して、バーンイン装置からはバーンイン入力信号ＢＩＩ、ドライバ出力信号ＤＩ１、クロック入力信号ＴＩ、セレクタバーンイン信号ＳＥＢＩ、及び“Ｌ”または“Ｈ”データが半導体装置１に入力される。
【００１５】また、半導体装置１はバーンイン装置のドライバ出力信号ＤＩ１が入力されるシリアル入力端子ＳＩ、セレクタバーンイン信号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢ、クロック入力信号ＴＩが入力されるクロック端子Ｔ、“Ｌ”または“Ｈ”データが入力されるデータ入力端子ＤＩ、及び出力端子Ｑとを設けるＦ／Ｆ１１〜１６と、このＦ／Ｆ１１〜１６の各々の出力端子Ｑに接続するロジックブロック３１〜３５と、このロジックブロック３１〜３５のいずれかに接続されるＸＯＲ回路２１，２２とで構成される。
【００１６】また、Ｆ／Ｆ１１の出力端子Ｑはロジックブロック３１に接続され、Ｎｏｄｅ（以下ノードと示す）１が設けられる。このノード１とＦ／Ｆ１２のシリアル入力端子ＳＩが接続される。また、ロジックブロック３１の出力端子はＸＯＲ回路２１に接続され、ノード５が設けられる。さらに、ＸＯＲ回路２１の出力端子はロジックブロック３４に接続され、ノード５１が設けられる。さらに、ロジックブロック３４の出力端子にはノード９が設けられる。
【００１７】また、Ｆ／Ｆ１２の出力端子Ｑはロジックブロック３２に接続され、ノード２が設けられる。このノード２とＦ／Ｆ１５のシリアル入力端子ＳＩが接続される。また、ロジックブロック３２の出力端子はＦ／Ｆ１５のデータ入力端子ＤＩに接続され、ノード６が設けられる。さらに、Ｆ／Ｆ１５の出力端子ＱはＦ／Ｆ１３のシリアル入力端子ＳＩに接続され、ノード１０が設けられる。
【００１８】また、Ｆ／Ｆ１３の出力端子Ｑはロジックブロック３３に接続され、ノード３が設けられる。このノード３とＦ／Ｆ１４のシリアル入力端子ＳＩが接続される。また、ロジックブロック３３の出力端子はＸＯＲ回路２２に接続され、ノード７が設けられる。さらに、ＸＯＲ回路２２の出力端子はロジックブロック３５に接続され、ノード７１が設けられる。ロジックブロック３５の出力端子はＦ／Ｆ１６のデータ入力端子ＤＩに接続され、ノード８が設けられる。また、Ｆ／Ｆ１６の出力端子Ｑにはノード１１が設けられる。
【００１９】さらに、Ｆ／Ｆ１４の出力端子Ｑはロジックブロック３３に接続され、ノード４が設けられる。このノード４とＦ／Ｆ１６のシリアル入力端子ＳＩが接続される。
【００２０】次に、図２は実施の形態１による半導体装置に用いるＦ／Ｆの回路図である。図２を参照して、このＦ／Ｆは、データ入力端子ＤＩ及びセレクタバーンイン信号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢを有するＡＮＤ回路５３と、セレクタバーンイン信号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢに接続されるインバータ回路５７と、シリアル入力端子ＳＩ及びインバータ回路５７によって反転される信号が入力される端子を有するＡＮＤ回路５１と、ＡＮＤ回路５１及び５３の出力端子が接続されるＯＲ回路５５と、ＯＲ回路５５の出力端子がデータ入力端子ＤＩに接続され、クロック入力信号ＴＩが入力されるクロック端子Ｔを設けるＤフリップフロップ５８とで構成される。
【００２１】その動作はデータ入力端子ＤＩに“１”，“０”，“１”，“０”の信号を、及びセレクタバーンイン信号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢに“１”，“１”，“０”，“０”の信号を印加する場合、ＡＮＤ回路５３の出力は“１”，“０”，“０”，“０”となる。また、シリアル入力端子ＳＩに“１”，“０”，“１”，“０”の信号を、及びセレクタバーンイン信号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢにインバータ回路５７で反転される信号を印加する場合、ＡＮＤ回路５１の出力は“０”，“０”，“１”，“０”となる。
【００２２】ＡＮＤ回路５１及び５３の出力信号によって、ＯＲ回路５５の出力は“１”，“０”，“１”，“０”となり、Ｄフリップフロップ５８のデータ入力端子Ｄに入力される。また、Ｄフリップフロップ５８のクロック端子Ｔにクロック入力信号ＴＩが入力されると、出力端子Ｑからそのままデータ入力端子Ｄに印加される信号を出力する。
【００２３】また、図３は実施の形態１による半導体装置のタイミングチャートである。図３を参照して、バーンイン装置からクロック入力信号ＴＩ、ドライバ出力信号ＤＩ１、及びセレクタバーンイン信号ＳＥＢＩが半導体装置１の各Ｆ／Ｆ１１〜１６の対応する端子に入力される。また、バーンイン入力信号ＢＩＩが半導体装置１のＸＯＲ回路２１，２２に入力される。
【００２４】例えば、ロジックブロック３１に不具合が発生し、ノード５は“Ｌ”のままとした場合、ＸＯＲ回路２１と接続されているのでバーンイン入力信号ＢＩＩにより、ノード５１にはバーンイン入力信号ＢＩＩと同様の信号波形を生じる。このノード５１の信号によりロジックブロック３４はノード９のような反転する信号波形を発生する。
【００２５】また、ノード２及びノード６の信号波形を比較することによってロジックブロック３２の動作状況が解り、ノード２及びノード１０の信号波形を比較することによって遅延状況が解る。
【００２６】また、ノード４及びノード７の信号波形を比較することによってロジックブロック３３の動作状況が解り、ノード４、ノード８及びノード１１の信号波形を比較することによって遅延状況が解る。ＸＯＲ回路と接続されるロジックブロックのいずれかに不具合が発生しても、次に接続するロジックブロックをＸＯＲ回路により活性化できるので、Ｆ／Ｆの出力Ｑを停止させることなくバーンインテストを続行できる。
【００２７】この実施の形態１によると１つのロジックブロックが活性化しにくい場合でも、それ以降のＦ／Ｆの出力Ｑを停止させることなくバーンインテストを続行できる。
【００２８】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００２９】さらに、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００３０】実施の形態２．図４は実施の形態２による半導体装置のブロック図である。図４を参照して、バーンイン装置からはセットバーンイン信号ＳＢＩ、リセットバーンイン信号ＲＢＩ、クロック入力信号ＴＩ、“Ｌ”または“Ｈ”データ、及びバーンイン入力信号ＢＩＩが半導体装置１００に入力される。
【００３１】また、半導体装置１００はバーンイン装置のセットバーンイン信号ＳＢＩが入力されるセットバーンイン端子ＳＢ、リセットバーンイン信号ＲＢＩが入力されるリセットバーンイン端子ＲＢ、クロック入力信号ＴＩが入力されるクロック端子Ｔ、“Ｌ”または“Ｈ”データが入力されるデータ入力端子ＤＩ、及び出力端子Ｑとを設けるＦ／Ｆ１１１〜１１６と、このＦ／Ｆ１１１〜１１６の各々の出力端子Ｑに接続するロジックブロック１３１〜１３５と、このロジックブロック１３１〜１３５のいずれかに接続されるＸＯＲ回路１２１，１２２とで構成される。
【００３２】また、Ｆ／Ｆ１１１の出力端子Ｑはロジックブロック１３１に接続され、ノード１が設けられる。また、ロジックブロック１３１の出力端子はＸＯＲ回路１２１に接続され、ノード５が設けられる。さらに、ＸＯＲ回路１２１の出力端子はロジックブロック１３４に接続され、ノード５１が設けられる。さらに、ロジックブロック１３４の出力端子にはノード９が設けられる。
【００３３】また、Ｆ／Ｆ１１２の出力端子Ｑはロジックブロック１３２に接続され、ノード２が設けられる。また、ロジックブロック１３２の出力端子はＦ／Ｆ１１５のデータ入力端子ＤＩに接続され、ノード６が設けられる。さらに、Ｆ／Ｆ１１５の出力端子Ｑにはノード１０が設けられる。
【００３４】また、Ｆ／Ｆ１１３の出力端子Ｑはロジックブロック１３３に接続され、ノード３が設けられる。また、ロジックブロック１３３の出力端子はＸＯＲ回路１２２に接続され、ノード７が設けられる。さらに、ＸＯＲ回路１２２の出力端子はロジックブロック１３５に接続され、ノード７１が設けられる。ロジックブロック１３５の出力端子はＦ／Ｆ１１６のデータ入力端子ＤＩに接続され、ノード８が設けられる。また、Ｆ／Ｆ１６の出力端子Ｑにはノード１１が設けられる。
【００３５】さらに、Ｆ／Ｆ１１４の出力端子Ｑはロジックブロック１３３に接続され、ノード４が設けられる。
【００３６】次に、図５は実施の形態２による半導体装置に用いるＦ／Ｆの回路図である。図５を参照して、このＦ／Ｆは、クロック入力信号ＴＩが入力されるクロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、データ入力端子ＤＩに接続されるトランスファゲート回路１７１と、リセットバーンイン信号ＲＢＩが入力されるリセットバーンイン端子ＲＢ及び、トランスファゲート回路１７１の出力端子に接続されるＮＡＮＤ回路１５１と、セットバーンイン信号ＳＢＩが入力されるセットバーンイン端子ＳＢ及び、ＮＡＮＤ回路１５１の出力端子に接続されるＮＡＮＤ回路１５３とを設ける。
【００３７】また、クロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、トランスファゲート回路１７１の出力端子及び、ＮＡＮＤ回路１５３の出力端子に接続されるトランスファゲート回路１７３と、クロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、ＮＡＮＤ回路１５３の出力端子に接続されるトランスファゲート回路１７５と、リセットバーンイン端子ＲＢ及び、トランスファゲート回路１７５の出力端子に接続されるＮＡＮＤ回路１５５と、セットバーンイン端子ＳＢ及び、ＮＡＮＤ回路１５５の出力端子に接続されるＮＡＮＤ回路１５７と、トランスファゲート回路１７５の出力端子及び、ＮＡＮＤ回路１５７の出力端子に接続されるトランスファゲート回路１７７とで構成される。
【００３８】その動作は、クロック端子Ｔに“Ｌ”及び、その反転信号が入力される端子ＴＢに“Ｈ”が印加される場合、トランスファゲート回路１７１，１７７はＯＮ状態、トランスファゲート回路１７３，１７５はＯＦＦ状態となるので、リセットバーンイン端子ＲＢに“１”，“０”，“１”，“０”の信号を、及びセットバーンイン端子ＳＢに“１”，“１”，“０”，“０”の信号を印加するとＮＡＮＤ回路１５７の出力Ｑは“０”，“１”，“１”，“１”となる。
【００３９】また、クロック端子Ｔに“Ｈ”及び、その反転信号が入力される端子ＴＢに“Ｌ”が印加される場合、トランスファゲート回路１７１，１７７はＯＦＦ状態、トランスファゲート回路１７３，１７５はＯＮ状態となるので、リセットバーンイン端子ＲＢに“１”，“０”，“１”，“０”の信号を、及びセットバーンイン端子ＳＢに“１”，“１”，“０”，“０”の信号を印加するとＮＡＮＤ回路１５３の出力は“０”，“１”，“１”，“１”となる。
【００４０】このとき、ＮＡＮＤ回路１５５の出力は“１”，“１”，“０”，“１”となり、ＮＡＮＤ回路１５３の出力Ｑは“０”，“０”，“１”，“１”となる。
【００４１】また、図６は実施の形態２による半導体装置のタイミングチャートである。図６を参照して、バーンイン装置からクロック入力信号ＴＩ、セットバーンイン信号ＳＢＩ、リセットバーンイン信号ＲＢＩが半導体装置１の各Ｆ／Ｆ１１１〜１１６の対応する端子に入力される。また、バーンイン入力信号ＢＩＩが半導体装置１のＸＯＲ回路１２１，１２２に入力される。
【００４２】例えば、ロジックブロック１３１に接続するノード５は図６のような遅延波形を生じても、ＸＯＲ回路１２１と接続されているのでバーンイン入力信号ＢＩＩにより、ノード５１にはバーンイン入力信号ＢＩＩと同様の信号波形を生じる。このノード５１の信号によりロジックブロック１３４はノード９のような反転する信号波形を発生する。
【００４３】また、ノード２及びノード６の信号波形を比較することによってロジックブロック１３２の動作状況が解る。
【００４４】また、ノード３，４及びノード７の信号波形を比較することによってロジックブロック１３３の動作状況が解る。ＸＯＲ回路と接続されるロジックブロックのいずれかに不具合が発生しても、次に接続するロジックブロックをＸＯＲ回路により活性化できるので、Ｆ／Ｆの出力Ｑを停止させることなくバーンインテストを続行できる。
【００４５】この実施の形態２によると、実施の形態１同様、１つのロジックブロックが活性化しにくい場合でも、それ以降のＦ／Ｆの出力Ｑを停止させることなくバーンインテストを続行できる。
【００４６】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００４７】さらに、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００４８】実施の形態３．また、図７は実施の形態３による半導体装置に用いるＦ／Ｆの回路図である。図７を参照して、このＦ／Ｆは、リセットバーンイン信号ＲＢＩが入力されるリセットバーンイン端子ＲＢ及び、データ入力端子ＤＩが接続されるＮＡＮＤ回路３５１と、セットバーンイン信号ＳＢＩが入力されるセットバーンイン端子ＳＢ及び、ＮＡＮＤ回路３５１の出力端子に接続されるＮＡＮＤ回路３５３と、クロック入力信号ＴＩが入力されるクロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、ＮＡＮＤ回路３５３の出力端子に接続されるトランスファゲート回路３７１とを設ける。
【００４９】また、トランスファゲート回路３７１の出力端子に接続されるインバータ回路３１１と、クロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、トランスファゲート回路３７１の出力端子及び、インバータ回路３１１の出力端子に接続されるトランスファゲート回路３７３と、クロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、インバータ回路３１１の出力端子に接続されるトランスファゲート回路３７５と、トランスファゲート回路３７５の出力端子に接続されるインバータ回路３１３と、クロック端子Ｔ及び、その反転信号が入力される端子ＴＢを有し、トランスファゲート回路３７５の出力端子及び、インバータ回路３１３の出力端子に接続されるトランスファゲート回路３７７とで構成される。
【００５０】その動作は、クロック端子Ｔに“Ｈ”及び、その反転信号が入力される端子ＴＢに“Ｌ”が印加される場合、トランスファゲート回路３７３，３７７はＯＦＦ状態、トランスファゲート回路３７１，３７５はＯＮ状態となるので、リセットバーンイン端子ＲＢに“１”，“０”，“１”，“０”の信号を、及びデータ入力端子ＤＩに“Ｈ”データを印加するとＮＡＮＤ回路３５１の出力は“０”，“１”，“０”，“１”となる。
【００５１】また、セットバーンイン端子ＳＢに“１”，“０”，“１”，“０”の信号を、を印加するとＮＡＮＤ回路３５３の出力は“１”，“０”，“１”，“１”となる。トランスファゲート回路３７１，３７５はＯＮ状態であるので、インバータ回路３１１，３１３によりＮＡＮＤ回路３５３の出力がそのままＦ／Ｆの出力Ｑとなる。
【００５２】また、この状態で、データ入力端子ＤＩに“Ｌ”データを印加するとＮＡＮＤ回路３５１の出力は“１”，“１”，“１”，“１”となる。
【００５３】さらに、セットバーンイン端子ＳＢに“１”，“０”，“１”，“０”の信号を印加するとＮＡＮＤ回路３５３の出力は“０”，“０”，“１”，“１”となる。トランスファゲート回路３７１，３７５はＯＮ状態であるので、インバータ回路３１１，３１３によりＮＡＮＤ回路３５３の出力がそのままＦ／Ｆの出力Ｑとなる。
【００５４】また、クロック端子Ｔに“Ｌ”及び、その反転信号が入力される端子ＴＢに“Ｈ”が印加される場合、トランスファゲート回路３７３，３７７はＯＮ状態、トランスファゲート回路３７１，３７５はＯＦＦ状態となるので、インバータ回路３１１，３１３の出力は、次にトランスファゲート回路３７１，３７５はＯＮ状態になるまで、ラッチされる状態となる。
【００５５】この実施の形態３によると実施の形態２に比べて、簡単な構造のＦ／Ｆで同様の効果がある。
【００５６】実施の形態４．上述の実施の形態１〜３はＸＯＲ回路を用いるものを示すが、ＸＮＯＲ回路を用いてもよい（図示せず）。但しその場合、バーンイン入力信号ＢＩＩに対する極性が変わる。即、ＸＮＯＲ回路の出力信号はＸＯＲ回路と反対の極性となる。
【００５７】また、効果は実施の形態１〜３と全く同様である。
【００５８】
【発明の効果】この発明に係る半導体装置は、フリップフロップに接続されて被テスト回路となる複数のロジックブロックからなるバーンインテスト回路を設ける半導体装置において、一方のロジックブロックの出力信号及びバーンイン入力信号を与えることにより、他方のロジックブロックを活性化する排他的論理和回路を備えることにより、１つのロジックブロックが活性化しにくい場合でも、それ以降のフリップフロップの出力を停止させることなくバーンインテストを続行できる。
【００５９】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００６０】さらに、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００６１】また、請求項１記載の半導体装置において、フリップフロップはデータ入力端子及びセレクタバーンイン信号が入力されるセレクタバーンイン端子を有する第１の論理回路と、セレクタバーンイン端子に接続されるインバータ回路と、シリアル入力端子及びインバータ回路によって反転される信号が入力される端子を有する第２の論理回路と、第１の論理回路及び第２の論理回路の出力端子が接続される第３の論理回路と、第３の論理回路の出力端子がデータ入力端子に接続され、クロック入力信号が入力されるクロック端子を設けるＤフリップフロップとを備えることにより、１つのロジックブロックが活性化しにくい場合でも、それ以降のフリップフロップの出力を停止させることなくバーンインテストを続行できる。
【００６２】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００６３】さらに、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００６４】また、請求項１記載の半導体装置において、フリップフロップはクロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、データ入力端子に接続される第１のトランスファゲート回路と、リセットバーンイン信号が入力されるリセットバーンイン端子及び、第１のトランスファゲート回路の出力端子に接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、第１の論理回路の出力端子に接続される第２の論理回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のトランスファゲート回路の出力端子及び、第２の論理回路の出力端子に接続される第２のトランスファゲート回路と、クロック端子及び、その反転信号が入力される端子を有し、第２の論理回路の出力端子に接続される第３のトランスファゲート回路と、リセットバーンイン端子及び、第３のトランスファゲート回路の出力端子に接続される第３の論理回路と、セットバーンイン端子及び、第３の論理回路の出力端子に接続される第４の論理回路と、第３のトランスファゲート回路の出力端子及び、第４の論理回路の出力端子に接続される第４のトランスファゲート回路とを備えることにより、１つのロジックブロックが活性化しにくい場合でも、それ以降のフリップフロップの出力を停止させることなくバーンインテストを続行できる。
【００６５】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００６６】また、フリップフロップの構造が簡単である。
【００６７】さらに、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００６８】また、請求項１記載の半導体装置において、フリップフロップはリセットバーンイン信号が入力されるリセットバーンイン端子及び、データ入力端子が接続される第１の論理回路と、セットバーンイン信号が入力されるセットバーンイン端子及び、第１の論理回路の出力端子に接続される第２の論理回路と、クロック入力信号が入力されるクロック端子及び、その反転信号が入力される端子を有し、第２の論理回路の出力端子に接続される第１のトランスファゲート回路と、第１のトランスファゲート回路の出力端子に接続される第１のインバータ回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のトランスファゲート回路の出力端子及び、第１のインバータ回路の出力端子に接続される第２のトランスファゲート回路と、クロック端子及び、その反転信号が入力される端子を有し、第１のインバータ回路の出力端子に接続される第３のトランスファゲート回路と、第３のトランスファゲート回路の出力端子に接続される第２のインバータ回路と、クロック端子及び、その反転信号が入力される端子を有し、第３のトランスファゲート回路の出力端子及び、第２のインバータ回路の出力端子に接続される第４のトランスファゲート回路とを備えることにより、１つのロジックブロックが活性化しにくい場合でも、それ以降のフリップフロップの出力を停止させることなくバーンインテストを続行できる。
【００６９】また、どのロジックブロックに不具合が存在するのかを特定することが容易である。
【００７０】また、ロジックブロックの全てのノードに電圧ストレスを与えることができるので効率の良いバーンインテストを行うことが可能である。
【００７１】さらに、フリップフロップの構造が簡単である。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１１年７月２日（１９９９．７．２）
【代理人】 【識別番号】１００１０２４３９
【弁理士】
【氏名又は名称】宮田 金雄 （外２名）
【公開番号】 特開２００１−１３２１９（Ｐ２００１−１３２１９Ａ）
【公開日】 平成１３年１月１９日（２００１．１．１９）
【出願番号】 特願平１１−１８８９１６