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【発明の名称】 ＬＳＩテスト回路
【発明者】 【氏名】赤坂 元雄
【要約】 【課題】組合わせ回路をテストする際のテストデータの入力に際し、１つのテストデータを１パターンでテストすることを可能とし、テスト回路の回路構成を簡略化し、かつテスト時間の短縮を可能にする。

【解決手段】データ入力端子ＩＮ１〜ＩＮｎとデータ出力端子ＯＵＴ１〜ＯＵＴｎとの間に縦続接続された複数の組合わせ回路１ｅ−１，１ｅ−２，１ｅ−３のうち、前段の組合わせ回路と次段の組合わせ回路との間に、前段の組合わせ回路から出力されるデータを保持する機能を有する順序回路（Ｆ／Ｆ）１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎと、順序回路の出力とテスト入力端子ＴＩ１〜ＴＩｎから入力されるテストデータとを選択する選択回路（Ｓ／Ｗ）１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎとが介挿される。
【特許請求の範囲】
【請求項１】 データ入力端子とデータ出力端子との間に複数の組合わせ回路が縦続して接続され、前記複数の組合わせ回路を選択してテストデータを入力し、かつその出力テストデータを得て前記組合わせ回路の試験を行うＬＳＩテスト回路において、前記複数の組合わせ回路のうち、前段の組合わせ回路と次段の組合わせ回路との間に、前段の組合わせ回路から出力されるデータを保持する機能を有する順序回路と、前記順序回路の出力と外部から入力されるテストデータとを選択する選択回路とが介挿され、最前段から最終段の一つ前までの各組合わせ回路の各出力テストデータを取り出すテストデータ出力端子と、第２段から最終段までの各組合わせ回路の各前段に接続されている前記選択回路に前記テストデータを入力するテストデータ入力端子と、少なくとも前記テストデータ出力端子への前記出力テストデータの出力を可能とし、或いは遮断する第１のゲート手段と、前記ゲート手段及び前記選択回路を制御する制御手段とを備えることを特徴とするＬＳＩテスト回路。
【請求項２】 前記制御手段は、テスト対象となる組合わせ回路の前段側に設けられている選択回路がテストデータを選択し、かつ当該組合わせ回路の出力端子と前記データ出力端子との間に配設されている第１のゲート手段を選択的にアクティブにしてテストデータをテストデータ出力端子に出力するように構成されていることを特徴とする請求項１に記載のＬＳＩテスト回路。
【請求項３】 前記テストデータ出力端子は前記データ出力端子と兼用され、前記最終段の組合わせ回路の出力端と前記データ出力端子との間に第２のゲート手段が介挿され、前記ゲートは前記制御手段によって制御される構成であることを特徴とする請求項１に記載のＬＳＩテスト回路。
【請求項４】 前記制御手段は、最終段以外の組合わせ回路をテスト対象としたときに、最終段の組合わせ回路の出力端とデータ出力端子との間の第２のゲートを遮断状態とし、前記テスト対象の組合わせ回路の出力端に配設されている第１のゲート手段をアクティブにしてテストデータを前記データ出力端子に出力するように構成されていることを特徴とする請求項３に記載のＬＳＩテスト回路。
【請求項５】 前記第１及び第２の各ゲート手段は３ステートバッファで構成されていることを特徴とする請求項１ないし４のいずれかに記載のＬＳＩテスト回路。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はＬＳＩの故障試験用のＬＳＩテスト回路に関し、特にテスト時間の短縮を可能にしたＬＳＩテスト回路に関するものである。
【０００２】
【従来の技術】従来、ＬＳＩテストは、ＬＳＩが正しく動作する事を確認する為の様々な条件を考慮したテストパターンを用いて行われるが、故障検出率の高いテストパターンを作成しようとすると、テスト時間が長くなるという問題がある。このため、ＬＳＩ設計段階でテストを考慮したテスト容易化設計が種々提案されている。例えば、特開平３−６８８７７号公報に示されるＬＳＩテスト回路を、図３を参照して説明する。このＬＳＩテスト回路では、入力端子ＩＮ１〜ＩＮｎと出力端子ＯＵＴ１〜ＯＵＴｎの間にデータ論理の組合わせを行う組合わせ回路３ｅ−１，３ｅ−２，３ｅ−３が接続され、これらの組合せ回路についてテストを行う回路として構成されている。前記各組合せ回路３ｅ−２，３ｅ−３の前段には、テストデータと通常データとを選択し、その選択結果をデータ保持機能を有する順序回路としてのＦ／Ｆ（フリップフロップ）３ｂ−１〜３ｂ−ｎ, ３ｄ−１〜３ｄ−ｎと、これらＦ／Ｆへデータを出力する選択回路３ａ−１〜３ａ−ｎ，３ｃ−１〜３ｃ−ｎを有している。また、テスト入出力端子Ｔ１〜Ｔｎに入力されるテストデータを前記選択回路３ａ−１〜３ａ−ｎ，３ｃ−１〜３ｃ−ｎに入力し、あるいは前記組合せ回路３ｅ−１，３ｅ−２から出力されるテストデータを出力するための入出力回路３１と、その制御回路３２が設けられている。なお、これら入出力回路３１と制御回路３２の詳細な説明は省略するが、入出力回路３１における３ｆ−１〜３ｆ−ｎは３ステート入力バッファ、また３ｇ−１〜３ｇ−ｎ，３ｈ−１〜３ｈ−ｎはそれぞれ３ステート出力バッファである。
【０００３】このテスト回路では、組合せ回路３ｅ−１のテストでは、入力端子ＩＮ１〜ＩＮｎから組合せ回路３ｅ−１にデータを入力し、その出力データをテスト入出力端子Ｔ１〜Ｔｎから取り出すことで行われる。また、組合せ回路３ｅ−２，３ｅ−３のテスト時には、選択回路３ａ−１〜３ａ−ｎ，３ｃ−１〜３ｃ−ｎにおいてテスト入出力端子Ｔ１〜Ｔｎからのテストデータを選択し、これをＦ／Ｆ３ｂ−１〜３ｂ−ｎ, ３ｄ−１〜３ｄ−ｎにおいて保持し、さらにＦ／Ｆ３ｂ−１〜３ｂ−ｎ, ３ｄ−１〜３ｄ−ｎに保持したテストデータを次段の組合せ回路３ｅ−２，３ｅ−３に入力する。そして、組合せ回路３ｅ−２，３ｅ−３からの出力をテスト入出力端子Ｔ１〜Ｔｎから取り出すことで行われる。
【０００４】
【発明が解決しようとする課題】しかし、この従来技術においては、組合わせ回路をテストする１つのテストデータを確認する為に２パターンのパターンデータが必要であった。すなわち、図４（ｂ）はそのタイミング図であり、テスト時にはＳ２により選択回路をテスト側に切り替えた上で、Ｆ／Ｆにテストデータをラッチする為の、クロックＴＣＫ１を用い、このＴＣＫ１のハイ／ロウ期間で、テスト端子Ｔ１〜Ｔｎのデータを、入力／出力と切り替える必要がある為に、１つの入力テストデータを確認するのに、２パターンのパターンデータが必要となる。このため、クロックＴＣＫ１を必要とすることから回路構成が複雑なものになるとともに、２パターンのパターンデータが必要であることから所定データ数のテストを行う場合のテスト時間が長くなるという問題がある。
【０００５】本発明の目的は、クロックＴＣＫ１を不要とし、かつ１つのテストデータを１パターンでテストすることで、回路構成を簡略化し、かつテスト時間の短縮を可能にしたＬＳＩテスト回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、データ入力端子とデータ出力端子との間に複数の組合わせ回路が縦続して接続され、前記複数の組合わせ回路を選択してテストデータを入力し、かつその出力テストデータを得て前記組合わせ回路の試験を行うＬＳＩテスト回路において、前記複数の組合わせ回路のうち、前段の組合わせ回路と次段の組合わせ回路との間に、前段の組合わせ回路から出力されるデータを保持する機能を有する順序回路と、前記順序回路の出力と外部から入力されるテストデータとを選択する選択回路とが介挿され、最前段から最終段の一つ前までの各組合わせ回路の各出力テストデータを取り出すテストデータ出力端子と、第２段から最終段までの各組合わせ回路の各前段に接続されている前記選択回路に前記テストデータを入力するテストデータ入力端子と、少なくとも前記テストデータ出力端子への前記出力テストデータの出力を可能とし、或いは遮断する第１のゲート手段と、前記第１のゲート手段及び前記選択回路を制御する制御手段とを備えることを特徴とする。また、本発明のＬＳＩテスト回路は、前記テストデータ出力端子は前記データ出力端子と兼用され、前記最終段の組合わせ回路の出力端と前記データ出力端子との間に第２のゲート手段が介挿され、前記ゲートは前記制御手段によって制御される構成としてもよい。ここで、第１及び第２の各ゲート手段は３ステートバッファで構成される。
【０００７】本発明では、最前段以外の組合わせ回路の入力側には、前段側に順序回路が配置され、後段側に通常データとテストデータとを選択する選択回路が配置されているため、順序回路を通すことなくテストデータをテスト対象の組合わせ回路に入力して当該組合わせ回路のテストが実行できる。そのため、入力されるテストデータを順序回路において保持する必要はなく、制御信号の１つのパターンで組合わせ回路にテストデータを入力してそのテストの確認が可能となり、その結果として入力される１つのテストデータに対するテスト結果を同じタイミングで確認できる事になり、テストパターンが削減でき、テスト時間の短縮が可能になる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態の回路図である。同図において、データ入力端子ＩＮ１〜ＩＮｎとデータ出力端子ＯＵＴ１〜ＯＵＴｎの間にデータ論理の組合わせを行う複数の組合わせ回路、ここでは一例として３つの組合わせ回路１ｅ−１，１ｅ−２，１ｅ−３が接続されている。最も前段に位置する組合わせ回路１ｅ−１には、前記データ入力端子ＩＮ１〜ＩＮｎからの通常データが直接入力されるように構成されている。また、次段、及び最終段の前記各組合せ回路３ｅ−２，３ｅ−３の前段には、それぞれ入力されるデータの保持機能を有する順序回路としてＦ／Ｆ（フリップフロップ）回路１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎと、これらＦ／Ｆ回路１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎの出力データと、後述するテストデータとを選択する選択回路としてのスイッチ（Ｓ／Ｗ）回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎを有している。また、前記テストデータが入力されるテストデータ入力端子ＴＩ１〜ＴＩｎと、テストデータが出力されるテストデータ出力端子ＴＯ１〜ＴＯｎが設けられている。前記データ入力端子ＴＩ１〜ＴＩｎには入力バッァ１ｈ−１〜１ｈ−ｎを介して前記Ｓ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎの各テストデータ側端子に接続されている。また、前記テストデータ出力端子ＴＯ１〜ＴＯｎは、３ステート出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎを介して前記組合わせ回路１ｅ−１，１ｅ−２の各出力端に接続されている。
【０００９】さらに、Ｃ１〜Ｃｎのテストモード信号を有し、この信号の組合わせによりテスト動作許可信号Ｓ１〜Ｓｎを発生するセレクタ１ｊを有している。前記動作許可信号Ｓ１〜Ｓｎは前記３ステート出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎと前記Ｓ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎを切り替え制御するための信号である。この動作許可信号Ｓ１〜Ｓｎにより、テストする組合わせ回路に入力するデータを、データ入力端子ＩＮ１〜ＩＮｎに入力された通常データ、または前段の組合わせ回路から出力される通常データから、テストデータ入力端子ＴＩ１〜ＴＩｎより入力されたテストされるテストデータに切り替える。また、組合わせ回路から出力されたテスト結果をそのまま３ステート出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎを通してテストデータ出力端子ＴＯ１〜ＴＯｎに出力する状態とする。したがって、テストモード信号の組合わせにより、選択された動作許可信号によってテストデータ入力端子ＴＩ１〜ＴＩｎから入力されたテストデータは、入力バッファ１ｈ−１〜１ｈ−ｎを通り、さらにＳ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎを通過し、テストする組合わせ回路に入力される。また、テストされたテストデータは３ステート出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎを通過してテストデータ出力端子ＴＯ１〜ＴＯｎに出力するという回路構成となる。
【００１０】以上の構成のテスト回路のテスト動作について説明する。最初に中段の組合わせ回路１ｅ−２をテストする場合には、テストモード信号の組合わせを制御して、セレクタ１ｊからのテスト動作許可信号のうちＳ２だけをアクティブにする。Ｓ２をアクティブにする事により、Ｓ／Ｗ回路１ｂ−１〜１ｂ−ｎを切り替えて、テストする組合わせ回路１ｅ−２に入力されるデータを、通常動作時のデータから、テストデータ入力端子ＴＩ１〜ＴＩｎから入力されるテストデータに切り替える。そうする事により、組合わせ回路１ｅ−２は、テスト入力の期待値データを、端子より直接入力する事が可能になる。テスト結果については、テスト動作許可信号Ｓ２により、３ステート出力バッファ１ｇ−１〜１ｇ−ｎをアクティブにする事により、同じタイミングでテストデータをテストデータ出力端子ＴＯ１〜ＴＯｎに出力する事が可能になる。
【００１１】次に、最前段の組合わせ回路１ｅ−１をテストする場合には、入力側は、データ入力端子ＩＮ１〜ＩＮｎから直接入力されている為、テスト入力の期待値データを、データ入力端子ＩＮ１〜ＩＮｎからそのままテストする組合わせ回路１ｅ−１に入力する。テスト結果については、テスト動作許可信号Ｓ１により、３ステート出力バッファ１ｆ−１〜１ｆ−ｎをアクティブにする事により、同じタイミングでテストデータをテストデータ出力端子ＴＯ１〜ＴＯｎに出力する事が可能になる。
【００１２】同様に、最終段の組合わせ回路１ｅ−３をテストする場合には、テスト動作許可信号Ｓ３をアクティブにする事により、Ｓ／Ｗ回路１ｄ−１〜１ｄ−ｎを切り替えてテストする組合わせ回路１ｅ−３に入力されるデータを、通常動作時のデータからテストデータ入力端子ＴＩ１〜ＴＩｎから入力されるのテストデータに切り替える。そうする事により、組合わせ回路１ｅ−３は、テスト入力の期待値データを直接入力する事が可能になる。テスト結果については、通常動作時にもデータが出力されるデータ出力端子ＯＵＴ１〜ＯＵＴｎからテストデータが出力されるため、そのままデータ出力端子ＯＴＵ１〜ＯＵＴｎのデータを確認する事で、組合わせ回路１ｅ−３のテストが可能となる。
【００１３】以上のように、第１の実施形態のテスト回路では、特に最前段以外の組合わせ回路の入力側には、前段側にＦ／Ｆ回路１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎが配置され、後段側にＦ／Ｆ回路の出力とテストデータ入力端子ＴＩ１〜ＴＩｎからのデータとを選択するＳ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎが配置されているため、Ｆ／Ｆ回路を通すことなくテストデータを組合わせ回路に入力して組合わせ回路のテストが実行できる。すなわち、図４（ａ）のタイミングチャートに示すように、入力されるテストデータをＦ／Ｆ回路において保持する必要がない為に、制御信号の１つのパターンで組合わせ回路にテストデータを入力してそのテスト結果の確認が可能となる。これにより、入力される１つのテストデータに対するテスト結果を同じタイミングで確認できる事になり、テストパターンが削減でき、テスト時間が短縮できる。
【００１４】次に、本発明の第２の実施形態を図２を参照して説明する。同図において、第１の実施形態と等価な部分には同一符号を付してある。この第２の実施形態においても、データ入力端子ＩＮ１〜ＩＮｎと出力端子ＯＵＴ１〜ＯＵＴｎとの間に組合わせ回路１ｅ−１，１ｅ−２，１ｅ−３を接続し、さらに組合わせ回路の前段にそれぞれＦ／Ｆ回路１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎとＳ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎを配設していることは第１の実施形態と同じである。また、各Ｓ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎにテストデータ入力端子ＴＩ１〜ＴＩｎのテストデータを入力バッファ１ｈ−１〜１ｈ−ｎを介してＳ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎに入力していることも同じである。一方、最終段の組合わせ回路１ｅ−３の出力端とデータ出力端子ＯＵＴ１〜ＯＵＴｎとの間には３ステート出力バッファ１ｉ−１〜１ｉ−ｎを介挿するとともに、他の組合わせ回路１ｅ−１，１ｅ−２から出力されるテストデータを３ステートテスト出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎを介して取り出し、このテストデータを前記出力端子ＯＵＴ１〜ＯＵＴｎに出力している点が第１の実施形態とは構成が相違している。
【００１５】さらに、セレクタ１ｊからはテストモード時にアクティブのロウレベルになるＴｅｓｔ−ｅｎｂ信号が出力可能とされており、このＴｅｓｔ−ｅｎｂ信号と前記Ｓ３（１ｅ−３のテスト時にアクティブのハイレベルになる信号）をオアゲート１ｋに入力し、このオアゲートの出力で前記３ステート出力バッファ１ｉ−１〜１ｉ−ｎを制御する。このオアゲート１ｋの出力信号は、通常モード時と、組合わせ回路１ｅ−３をテストする時にアクティブのハイレベルとなり、ハイレベルの状態では組合わせ回路１ｅ−３の出力をデータ出力端子ＯＵＴ１〜ＯＵＴｎに出力可能とし、それ以外は組合わせ回路１ｅ−３の出力端とデータ出力端子ＯＵＴ１〜ＯＵＴｎを遮断する。
【００１６】この第２の実施形態のテスト回路の動作は、基本的には第１の実施形態と同じである。ただし、最終段の組合わせ回路１ｅ−３を除く他の組合わせ回路１ｅ−１，１ｅ−２のテスト状態では、３ステート出力バッファ１ｉ−１〜１ｉ−ｎを遮断状態とする一方で、前記他の組合わせ回路のテストデータを出力する３ステート出力バッファ１ｆ−１〜１ｆ−ｎ，１ｇ−ｎ〜１ｇ−ｎをアクティブにし、これら３ステート出力バッファからのテストデータをデータ出力端子ＯＵＴ１〜ＯＵＴｎから出力する事により、テスト結果を確認することが可能である【００１７】この第２の実施形態では、第１の実施形態のテスト回路と同様に、特に最前段以外の組合わせ回路の入力側には、前段側にＦ／Ｆ回路１ａ−１〜１ａ−ｎ，１ｃ−１〜１ｃ−ｎが配置され、その後段側にＦ／Ｆ回路の出力とテストデータ入力端子ＴＩ１〜ＴＩｎからのデータとを選択するＳ／Ｗ回路１ｂ−１〜１ｂ−ｎ，１ｄ−１〜１ｄ−ｎが配置されているため、Ｆ／Ｆ回路を通すことなくテストデータを組合わせ回路に入力することができ、直ちに組合わせ回路のテストが実行できる。したがって、図４（ａ）のタイミングチャートで示したように、１つのパターンで組合わせ回路にテストデータを入力してそのテスト結果の確認が可能となり、テストパターンが削減でき、テスト時間が短縮できる。また、この第２の実施形態のテスト回路では、第１の実施形態のテスト回路に比較して、テストデータ出力端子が不要であり、テストデータ入力端子ＴＩ１〜ＴＩｎのみで構成できるため、端子数を少なくく構成できるという効果も得られる。
【００１８】
【発明の効果】以上説明したように本発明のＬＳＩテスト回路は、組合わせ回路の入力側には、前段側に順序回路が配置され、後段側に通常データとテストデータとを選択する選択回路が配置されているため、順序回路を通すことなくテストデータをテスト対象の組合わせ回路に入力して当該組合わせ回路のテストが実行できる。そのため、入力されるテストデータを順序回路において保持する必要はなく、制御信号の１つのパターンで組合わせ回路にテストデータを入力してそのテストの確認が可能となり、その結果として入力される１つのテストデータに対するテスト結果を同じタイミングで確認できる事になり、テストパターンが削減でき、テスト時間の短縮が可能になるという効果が得られる。
【出願人】 【識別番号】０００２３２０３６
【氏名又は名称】日本電気アイシーマイコンシステム株式会社
【出願日】 平成１１年６月２８日（１９９９．６．２８）
【代理人】 【識別番号】１０００８１４３３
【弁理士】
【氏名又は名称】鈴木 章夫
【公開番号】 特開２００１−１３２１６（Ｐ２００１−１３２１６Ａ）
【公開日】 平成１３年１月１９日（２００１．１．１９）
【出願番号】 特願平１１−１８１０６３