| 【発明の名称】 |
半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置 |
| 【発明者】 |
【氏名】福嶋 雪江
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| 【要約】 |
【課題】多数の半導体記憶装置を確実に試験することが可能な半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置を提供する。
【解決手段】 |
【特許請求の範囲】
【請求項１】 各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうための、半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの複数のソケットに装着するステップと、互いに異なる複数の外部クロック信号を発生するステップと、前記複数の外部クロック信号を、前記複数のソケットに振り分けて供給するステップとを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外部クロック信号のうち対応する外部クロック信号に同期してバーンイン動作を行なう、半導体記憶装置のテスト方法。
【請求項２】 前記複数の外部クロック信号は、第１の外部クロック信号と、前記第１の外部クロック信号と逆位相の第２の外部クロック信号とを含む、請求項１に記載の半導体記憶装置のテスト方法。
【請求項３】 各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうための、半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの複数のソケットに装着するステップと、互いに異なる複数の外部制御信号を発生するステップと、前記複数の外部制御信号を、前記複数のソケットに振り分けて供給するステップとを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外部制御信号のうち対応する外部制御信号に応じて所定の動作モードを開始する、半導体記憶装置のテスト方法。
【請求項４】 前記所定の動作モードとは、前記メモリセルアレイにおける連続読出動作または連続書込動作を実施するバーストモードである、請求項３に記載の半導体記憶装置のテスト方法。
【請求項５】 各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、プログラム制御回路と、前記プログラム制御回路の制御に基づき互いに異なる複数の外部クロック信号を発生して、前記複数の半導体記憶装置に供給する発生回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記複数の外部クロック信号のうち対応する外部クロック信号に同期してバーンイン動作を行なう、テスト制御装置。
【請求項６】 前記複数の半導体記憶装置を装着するための複数のソケットを含むバーンインボードをさらに備え、前記複数のソケットは、前記複数の外部クロック信号に対応して複数のグループに分割され、前記複数のグループのそれぞれは、対応する外部クロック信号を受ける、請求項５に記載のテスト制御装置。
【請求項７】 前記複数の外部クロック信号は、第１の外部クロック信号と、前記第１の外部クロック信号と逆位相の第２の外部クロック信号とを含み、前記発生回路は、前記第１の外部クロック信号を発生する第１の発生回路と、前記第２の外部クロック信号を発生する第２の発生回路とを含み、前記複数のソケットは、前記第１の外部クロック信号を受ける第１グループと、前記第２の外部クロック信号を受ける第２グループとに分割され、前記複数の半導体記憶装置は、前記第１グループと前記第２グループとに振り分けられて装着される、請求項６に記載のテスト制御装置。
【請求項８】 各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、プログラム制御回路と、前記プログラム制御回路の制御に基づき互いに異なる複数の外部制御信号を発生して、前記複数の半導体記憶装置に供給する発生回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記バーンイン試験において、前記複数の外部制御信号のうち対応する外部制御信号に応じて所定の動作モードを開始する、テスト制御装置。
【請求項９】 前記複数の半導体記憶装置を装着するための複数のソケットを含むバーンインボードをさらに備え、前記複数のソケットは、前記複数の外部制御信号に対応して複数のグループに分割され、前記複数のグループのそれぞれは、対応する外部制御信号を受ける、請求項８に記載のテスト制御装置。
【請求項１０】 前記所定の動作モードとは、前記メモリセルアレイにおける連続読出動作または連続書込動作を実施するバーストモードである、請求項９に記載のテスト制御装置。
【請求項１１】 各々が、行列状に配置される複数のメモリセルと、前記行に対応する複数のワード線と、前記列に対応する複数のワード線とを含むメモリセルアレイと、外部信号に応じて、バーンイン試験モードであることを検出する検出手段と、前記メモリセルアレイに含まれる特定のワード線を活性化させるための活性化手段と、外部クロック信号を受けて、前記活性化手段および前記検出手段の動作タイミングを制御する内部クロック信号を発生する内部クロック発生回路とを備える複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、外部クロック信号を発生して前記複数の半導体記憶装置のそれぞれに供給する発生回路と、複数の異なる供給電位を前記複数の半導体記憶装置のそれぞれに振り分けて供給する回路とを備え、前記複数の半導体記憶装置のそれぞれは、前記外部クロック信号の電位と対応する供給電位との関係に応じて前記内部クロック信号を発生する、テスト制御装置。
【請求項１２】 前記複数の異なる供給電位は、電源電位と、接地電位とであって、前記複数の半導体記憶装置のそれぞれは、通常動作モードにおいて外部と無接続のピンをさらに備え、前記ピンから前記供給電位を受ける、請求項１１に記載のテスト制御装置。
【請求項１３】 行列状に配置される複数のメモリセルと、前記行に対応する複数のワード線と、前記列に対応する複数のワード線とを含むメモリセルアレイと、外部信号に応じて、バーンイン試験モードであることを検出する検出手段と、前記メモリセルアレイに含まれる特定のワード線を活性化させるための活性化手段と、外部クロック信号を受けて、前記活性化手段および前記検出手段の動作タイミングを制御する内部クロック信号を発生する内部クロック発生回路とを備え、前記内部クロック発生回路は、通常モードにおいては、前記外部クロック信号に同期した前記内部クロック信号を発生し、前記バーンイン試験モードにおいては、外部から与えられる供給電位と前記外部クロック信号の電位との関係に応じて前記内部クロック信号を発生する、半導体記憶装置。
【請求項１４】 前記供給電位は、電源電位または接地電位のいずれか一方である、請求項１３に記載の半導体記憶装置。
【請求項１５】 通常動作モードにおいて、外部と無接続のピンをさらに備え、前記供給電位は、前記ピンから供給される、請求項１４に記載の半導体記憶装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置に関し、より特定的には、バーンイン試験に対応する半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、同期式のＲＡＭ（以下、半導体記憶装置と称す）に対する試験の一つとして、ワード線にストレスを印加するバーンイン試験がある。バーンイン試験においては、バーンイン装置から複数の半導体記憶装置に、外部クロック信号ＣＬＫを供給するとともに、この外部クロック信号ＣＬＫに同期してアドレス信号や試験データ等を供給しまたはそれぞれからデータを読出す。
【０００３】
【発明が解決しようとする課題】ところで、複数の半導体記憶装置を同時に動作させた場合、以下の問題が発生する。図１２は、バーンイン試験における動作電流の状態を説明するためのタイミングチャートである。図１２では、第ｎ、ｎ＋１、ｎ＋２周期（クロックＣＬＫ）におけるワード線ＷＬの活性状態と動作電流Ｐとの関係を示している。外部クロック信号ＣＬＫは、時刻ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５においてＬレベル、時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６においてＨレベルの状態にある。
【０００４】外部クロック信号ＣＬＫが立上がると、半導体記憶装置はワード線ＷＬを活性状態（Ｈレベル）にする。これにともない、半導体記憶装置の内部で発生する動作電流Ｐがピーク値を示す。バーンイン試験の対象となるすべての半導体記憶装置が同一の外部クロック信号ＣＬＫに同期して動作するため、動作電流のピーク位置は、すべての半導体記憶装置で一致している。
【０００５】このため、多くの半導体記憶装置を試験対象とすると、これらからバーンイン装置に流れ込む電流がバーンイン試験装置の電流許容範囲を超えるおそれがある。そこで、従来のバーンイン試験では、一回のバーンイン試験で試験する半導体記憶装置の数を制限していた。
【０００６】しかしなら、一回のバーンイン試験で、より多くの半導体記憶装置を効率よくしかも確実に試験することが要請される。
【０００７】したがって、本発明は係る問題を解決するためになされたものであり、その目的は、１回のバーンイン試験で、より多くの半導体記憶装置を効率よくかつ確実に試験することが可能な半導体記憶装置のテスト方法、テスト制御装置および半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の１つの局面によると、半導体記憶装置のテスト方法は、各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうための、半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの複数のソケットに装着するステップと、互いに異なる複数の外部クロック信号を発生するステップと、複数の外部クロック信号を、複数のソケットに振り分けて供給するステップとを備え、複数の半導体記憶装置のそれぞれは、複数の外部クロック信号のうち対応する外部クロック信号に同期してバーンイン動作を行なう。
【０００９】より好ましくは、複数の外部クロック信号は、第１の外部クロック信号と、第１の外部クロック信号と逆位相の第２の外部クロック信号とを含む。
【００１０】本発明のさらなる局面によると、半導体記憶装置のテスト方法は、各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうための、半導体記憶装置のテスト方法であって、複数の半導体記憶装置のそれぞれをバーンインボードの複数のソケットに装着するステップと、互いに異なる複数の外部制御信号を発生するステップと、複数の外部制御信号を、複数のソケットに振り分けて供給するステップとを備え、複数の半導体記憶装置のそれぞれは、複数の外部制御信号のうち対応する外部制御信号に応じて所定の動作モードを開始する。
【００１１】より好ましくは、所定の動作モードとは、メモリセルアレイにおける連続読出動作または連続書込動作を実施するバーストモードである。
【００１２】本発明のさらなる局面によると、テスト制御装置は、各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、プログラム制御回路と、プログラム制御回路の制御に基づき互いに異なる複数の外部クロック信号を発生して、複数の半導体記憶装置に供給する発生回路とを備え、複数の半導体記憶装置のそれぞれは、複数の外部クロック信号のうち対応する外部クロック信号に同期してバーンイン動作を行なう。
【００１３】より好ましくは、複数の半導体記憶装置を装着するための複数のソケットを含むバーンインボードをさらに備え、複数のソケットは、複数の外部クロック信号に対応して複数のグループに分割され、複数のグループのそれぞれは、対応する外部クロック信号を受ける。
【００１４】より好ましくは、複数の外部クロック信号は、第１の外部クロック信号と、第１の外部クロック信号と逆位相の第２の外部クロック信号とを含み、発生回路は、第１の外部クロック信号を発生する第１の発生回路と、第２の外部クロック信号を発生する第２の発生回路とを含み、複数のソケットは、第１の外部クロック信号を受ける第１グループと、第２の外部クロック信号を受ける第２グループとに分割され、複数の半導体記憶装置は、第１グループと第２グループとに振り分けられて装着される。
【００１５】本発明のさらなる局面によると、テスト制御装置は、各々がメモリセルアレイを含む複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、プログラム制御回路と、プログラム制御回路の制御に基づき互いに異なる複数の外部制御信号を発生して、複数の半導体記憶装置に供給する発生回路とを備え、複数の半導体記憶装置のそれぞれは、バーンイン試験において、複数の外部制御信号のうち対応する外部制御信号に応じて所定の動作モードを開始する。
【００１６】より好ましくは、複数の半導体記憶装置を装着するための複数のソケットを含むバーンインボードをさらに備え、複数のソケットは、複数の外部制御信号に対応して複数のグループに分割され、複数のグループのそれぞれは、対応する外部制御信号を受ける。
【００１７】より好ましくは、所定の動作モードとは、メモリセルアレイにおける連続読出動作または連続書込動作を実施するバーストモードである。
【００１８】本発明のさらなる局面によると、テスト制御装置は、各々が、行列状に配置される複数のメモリセルと、行に対応する複数のワード線と、列に対応する複数のワード線とを含むメモリセルアレイと、外部信号に応じて、バーンイン試験モードであることを検出する検出手段と、前記メモリセルアレイに含まれる特定のワード線を活性化させるための活性化手段と、外部クロック信号を受けて、活性化手段および検出手段の動作タイミングを制御する内部クロック信号を発生する内部クロック発生回路とを備える複数の半導体記憶装置に対してバーンイン試験を行なうためのテスト制御装置であって、外部クロック信号を発生して複数の半導体記憶装置のそれぞれに供給する発生回路と、複数の異なる供給電位を複数の半導体記憶装置のそれぞれに振り分けて供給する回路とを備え、複数の半導体記憶装置のそれぞれは、外部クロック信号の電位と対応する供給電位との関係に応じて内部クロック信号を発生する。
【００１９】より好ましくは、複数の異なる供給電位は、電源電位と接地電位とであって、複数の半導体記憶装置のそれぞれは、通常動作モードにおいて外部と無接続のピンをさらに備え、ピンから供給電位を受ける。
【００２０】本発明のさらなる局面によると、半導体記憶装置は、行列状に配置される複数のメモリセルと、行に対応する複数のワード線と、列に対応する複数のワード線とを含むメモリセルアレイと、外部信号に応じて、バーンイン試験モードであることを検出する検出手段と、メモリセルアレイに含まれる特定のワード線を活性化させるための活性化手段と、外部クロック信号を受けて、活性化手段および検出手段の動作タイミングを制御する内部クロック信号を発生する内部クロック発生回路とを備え、内部クロック発生回路は、通常モードにおいては、外部クロック信号に同期した内部クロック信号を発生し、バーンイン試験モードにおいては、外部から与えられる供給電位と外部クロック信号の電位との関係に応じて内部クロック信号を発生する。
【００２１】より好ましくは、供給電位は、電源電位または接地電位のいずれか一方である。
【００２２】より好ましくは、通常動作モードにおいて、外部と無接続のピンをさらに備え、供給電位は、ピンから供給される。
【００２３】
【発明の実施の形態】以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一の構成要素には、同一の符号または記号を付し、その説明を省略する。
【００２４】［実施の形態１］図１は、本発明の実施の形態１におけるバーンイン装置１００とバーンインボード１０４上の半導体記憶装置との関係を示す図である。図１を参照して、バーンイン装置１００は、外部クロック信号ＣＬＫ１を出力するドライバＤＲ１と、外部クロック信号ＣＬＫ２を出力するドライバＤＲ２と、ドライバＤＲ１およびＤＲ２の動作を制御するプログラム制御回路１０２とを備える。
【００２５】プログラム制御回路１０２は、各ドライバの動作を制御する制御信号ＣＮＴを出力する。ドライバＤＲ１、ＤＲ２のそれぞれは、制御信号ＣＮＴに基づき、出力する外部クロック信号の位相・周期を決定する。
【００２６】バーンインボード１０４は、複数のソケット（記号Ｓ１、Ｓ２）を含む。記号Ｃは、外部クロック信号入力ピンを表わしている。
【００２７】より具体的には、ソケットＳ１には、ドライバＤＲ１から外部クロック信号ＣＬＫ１を供給し、ソケットＳ２には、ドライバＤＲ２から外部クロック信号ＣＬＫ２を供給する。すなわち、バーンインボード１０４上の複数のソケットは、複数のグループに分割され、各々は、バーンイン装置１００から互いに異なる外部クロック信号を受けることになる。ソケットに装着される半導体記憶装置は、対応する外部クロック信号に同期して、バーンイン動作に関連するアドレス信号等をバーンイン装置１００から取込む。
【００２８】試験対象である半導体記憶装置の構成の一例について説明する。図２は、半導体記憶装置１０００の構成の一例を示す概略図である。図２に示す半導体記憶装置１０００は、コントロール回路１、内部クロック発生回路２、アドレスバッファ３、モードセット設定回路４、メモリ構成部、および入出力回路１０を含む。
【００２９】メモリ構成部は、ロウ系制御回路６、ワードドライバ７、メモリセルアレイ９、センスアンプおよびＩＯゲートを含む。図２においては、センスアンプとＩＯゲートとを１つのブロック８で記載している。メモリセルアレイ９は、行列状に配置された複数のメモリセルＭを含み、メモリセルＭのそれぞれは、行方向に対応して配置されたワード線ＷＬと列方向に対応して配置されたビット線対ＢＬ、／ＢＬとの交点に接続されている。
【００３０】コントロール回路１は、外部制御信号（外部クロック取込信号ＡＤＳＣ♯、外部アドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥ、外部半導体記憶装置セレクト信号／ＣＳ等）を受けて、対応する内部制御信号を出力する。
【００３１】内部クロック発生回路２は、外部クロック信号ＣＬＫを取込み、内部クロック信号ＣＬＫを出力する。アドレスバッファ３は、外部から受けるアドレス信号Ａを取込み、内部アドレス信号を出力する。ロウ系制御回路６は、コントロール回路１から受ける制御信号に基づきワードドライバ７を活性化し、またはセンスアンプを活性化する。
【００３２】モードセット設定回路４は、コントロール回路１の出力、アドレスバッファ３の出力等に応答して、特定のモードを指定するモード信号を出力する。これにより、カスレイテンシＣＬ、バースト長ＢＬ、試験モード等といった各種モードが設定される。
【００３３】入出力回路１０は、コントロール回路１からの読出命令に基づき、内部クロック信号ＣＬＫに同期して、メモリセルＭから読出されたデータを入出力ピンＤＱに出力する。入出力回路１０は、コントロール回路１からの書込命令に基づき、内部クロック信号ＣＬＫに同期して、入出力ピンＤＱから受けるデータをメモリ構成部に伝送する。
【００３４】なお、図１に示すソケットに搭載する半導体記憶装置は、図２に示すものに限られず、外部クロック信号に同期して動作する半導体記憶装置であればいずれの構成であってもよい。
【００３５】バーンイン装置１００から供給される外部クロック信号と動作電流との関係を説明する。外部クロック信号ＣＬＫ１と外部クロック信号ＣＬＫ２とが逆位相の関係にある場合を一例として示す。
【００３６】図３は、バーンイン装置１００から供給される外部クロック信号と動作電流との関係を示すタイミングチャートである。図３において、記号ＷＬ１は、ソケットＳ１に装着される半導体記憶装置において選択されるワード線を、記号ＷＬ２は、ソケットＳ２に装着される半導体記憶装置において選択されるワード線をそれぞれ示している。また、記号Ｐ１は、ソケットＳ１において発生する電流値を、記号Ｐ２は、ソケットＳ２において発生する電流値をそれぞれ示している。
【００３７】各周期（ｎ−１）、ｎ、（ｎ＋１）において、外部クロック信号ＣＬＫ１は後半部分（時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６）で、外部クロック信号ＣＬＫ２は前半部分（時刻ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５）で、それぞれＨレベルの状態にある。
【００３８】ワード線ＷＬ１は、外部クロック信号ＣＬＫ１に同期して活性状態（Ｈレベル）となる。外部クロック信号ＣＬＫ１の立上がり後に電流値Ｐ１がピーク値を示す。これに対し、ワード線ＷＬ２は外部クロック信号ＣＬＫ２に同期して活性状態となる。外部クロック信号ＣＬＫ２の立上がり後に電流値Ｐ２がピーク値を示す。
【００３９】外部クロック信号ＣＬＫ１とＣＬＫ２とが互いに逆位相の関係にあるため、ソケットＳ１の動作電流Ｐ１のピーク位置とソケットＳ２の動作電流Ｐ２のピーク位置とが半周期ずれる。
【００４０】したがって、複数の半導体記憶装置を同時に動作させる場合に比べて、信号線を介してバーンイン装置１００に流れ込む電流が低減する。
【００４１】このように、本発明の実施の形態１における構成および方法によれば、バーンイン装置１００に接続される半導体記憶装置の動作タイミングをずらすことが可能となるため、バーンイン装置１００の電流許容範囲内で、より多くの半導体記憶装置を試験することが可能となる。
【００４２】［実施の形態２］図４は、本発明の実施の形態２におけるバーンイン装置２００とバーンインボード２０４上の半導体記憶装置との関係を示す図である。図４を参照して、バーンイン装置２００は、複数のドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４およびＤＲ５、ならびにプログラム制御回路２０２を備える。
【００４３】プログラム制御回路２０２は、各ドライバの動作を制御する制御信号ＣＮＴを出力する。ドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４およびＤＲ５のそれぞれは、制御信号ＣＮＴに基づき、外部クロック取込信号ＡＤＳＣ１♯、ＡＤＳＣ２♯、ＡＤＳＣ３♯、ＡＤＳＣ４♯およびＡＤＳＣ５♯を出力する（総称的に、外部クロック取込信号ＡＤＳＣ♯と記す）。各ドライバは、制御信号ＣＮＴに基づき、出力する外部クロック取込信号ＡＤＳＣ♯の位相・周期を決定する。
【００４４】各ドライバより発生する外部クロック取込信号ＡＤＳＣ♯は、図４に示す外部制御信号入力ピンＱに入力される。外部クロック取込信号ＡＤＳＣ♯は、外部クロック信号ＣＬＫの立上がりエッジで半導体記憶装置に取込まれる。Ｌレベルの外部クロック取込信号ＡＤＳＣ♯を取込んだ半導体記憶装置は、新たなアドレス信号を取込み、次のサイクルからバースト動作（連続読出動作または連続書込動作）を開始する。
【００４５】実施の形態２では、複数のソケットを５つのグループに分割（Ｓ１〜Ｓ５）する。ソケットＳ１には外部クロック取込信号ＡＤＳＣ１♯、ソケットＳ２には外部クロック取込信号ＡＤＳＣ２♯、ソケットＳ３には外部クロック取込信号ＡＤＳＣ３♯、ソケットＳ４には外部クロック取込信号ＡＤＳＣ４♯、ソケットＳ５には外部クロック取込信号ＡＤＳＣ５♯をそれぞれ供給する。
【００４６】バーンインボード２０４に装着されるすべての半導体記憶装置にはさらに、バースト動作に必要となる各種信号（外部クロック信号ＣＬＫ）を供給する。
【００４７】バーンイン装置２００から供給される外部クロック取込信号ＡＤＳＣ♯と半導体記憶装置の動作との関係を説明する。ここで、半導体記憶装置１０００は外部クロック信号に同期して５周期ごとにバースト動作を開始するものとする。各外部クロック取込信号ＡＤＳＣ♯が５クロックを周期とし、かつ各々の立下がりタイミングか異なる関係にある場合を一例として示す。
【００４８】図５は、外部クロック取込信号と動作電流との関係を説明するためのタイミングチャートであり、図６は、バーンイン装置２００から供給される外部クロック取込信号と半導体記憶装置の動作との関係を説明するためのタイミングチャートである。図５〜図６において、バースト周期ｍ、ｍ＋１はそれぞれ、５つ周期ｎ１〜ｎ５から構成されている。
【００４９】まず、図５を参照して、外部クロック取込信号ＡＤＳＣ♯が、各バースト周期の第１周期ｎ１においてＬレベルに立下がると、第１周期ｎ１における外部クロック信号ＣＬＫの立上がりエッジでＬレベルの外部クロック取込信号ＡＤＳＣ♯が半導体記憶装置に取込まれる。これにより、半導体記憶装置は、第２周期ｎ２からバースト動作を開始する。
【００５０】第１周期ｎ１においてワード線ＷＬは非活性状態（Ｌレベル）にあり、動作電流Ｐが最低値を示す。続く第２周期ｎ２〜第５周期ｎ５の間、ワード線ＷＬが活性される。この際、動作電流Ｐは、ワード線ＷＬの活性タイミングである外部クロック信号ＣＬＫの立上がり後にピークを示す。
【００５１】図６を参照して、各バースト周期において、外部クロック取込信号ＡＤＳＣ１♯を第１周期ｎ１で、外部クロック取込信号ＡＤＳＣ２♯を第２周期ｎ２で、外部クロック取込信号ＡＤＳＣ３♯を第３周期ｎ３で、外部クロック取込信号ＡＤＳＣ４♯を第４周期ｎ４で、そして外部クロック取込信号ＡＤＳＣ５♯を第５周期ｎ５でＬレベルに立下げる。
【００５２】たとえば、ソケットＳ１に装着される半導体記憶装置は、第１周期ｎ１における外部クロック信号ＣＬＫの立上がりエッジでＬレベルの外部クロック取込信号ＡＤＳＣ１♯を取込み、第２周期ｎ２からバースト動作を開始する。
【００５３】また、ソケットＳ２に装着される半導体記憶装置は、第２周期ｎ２における外部クロック信号ＣＬＫの立上がりエッジでＬレベルの外部クロック取込信号ＡＤＳＣ２♯を取込み、第３周期ｎ３からバースト動作を開始する。ソケットＳ３〜Ｓ５についても、同様に第３周期ｎ３〜第５周期ｎ５のそれぞれにおいて対応するＬレベルの外部クロック取込信号を取込み、次の周期からバースト動作を開始する。
【００５４】たとえば、第１周期ｎ１においては、ソケットＳ１に装着される半導体記憶装置は読出動作／書込動作を行なわない（動作電流が低下する）。したがって、ソケットＳ１に装着される半導体記憶装置の数だけバーンイン装置２００に流れ込む電流が低減する。同様に、ソケットＳ２に装着される半導体記憶装置は第２周期ｎ２、ソケットＳ３に装着される半導体記憶装置は第３周期ｎ３、ソケットＳ４に装着される半導体記憶装置は第４周期ｎ４、そしてソケットＳ５に装着される半導体記憶装置は第５周期ｎ５においてそれぞれ読出動作／書込動作を行なわない。したがって、各周期毎に、Ｌレベルの外部クロック取込信号を受ける半導体記憶装置の数だけバーンイン装置２００に流れ込む電流が低減する。
【００５５】したがって、同時にすべての半導体記憶装置についてバースト動作を開始させる場合に比べて、バーンイン装置に流れ込む電流が低減する。
【００５６】このように、本発明の実施の形態２における構成および方法によれば、１回のバースト動作に必要な周期ｎの５倍の周期ｍ内で、ソケットＳ１〜Ｓ５に装着される半導体記憶装置のバースト動作の開始タイミングを１周期ずつずらすことが可能となる。これにより、バーンイン装置２００に流れ込む電流のピーク値を低減させることが可能となる。
【００５７】［実施の形態３］図７は、本発明の実施の形態３におけるバーンイン装置３００と半導体記憶装置との関係を示す図である。図７を参照して、バーンイン装置３００は、外部クロック信号ＣＬＫ１を出力するドライバＤＲ１を備える。
【００５８】図示しないバーンインボードに装着される半導体記憶装置ＩＣ１およびＩＣ２は、ＥＸＮＯＲ回路ＥＸ１、ＥＸ２をそれぞれ含む。ＥＸＮＯＲ回路ＥＸ１、ＥＸ２は、外部クロック信号と供給電位とを受ける。図においては、半導体記憶装置ＩＣ１に含まれるＥＸＮＯＲ回路ＥＸ１は、第１入力ノードに電源電位Ｖｄｄを、第２入力ノードに外部クロック信号ＣＬＫ１をそれぞれ受け、半導体記憶装置ＩＣ２に含まれるＥＸＮＯＲ回路ＥＸ２は、第１入力ノードに接地電位Ｖｓｓを、第２入力ノードに外部クロック信号ＣＬＫ１をそれぞれ受けている。
【００５９】半導体記憶装置ＩＣ１、ＩＣ２は、バーンイン試験において、対応するＥＸＮＯＲ回路から出力される内部クロック信号ＤＣ１、ＤＣ２に同期して動作する。
【００６０】これらの供給電位（電源電位、接地電位）は、たとえばバーンイン装置から供給する。この際、同時に試験する複数の半導体記憶装置に対して、一部には電源電位を、残りには接地電位を与える。
【００６１】外部クロック信号ＣＬＫ１および供給電位と半導体記憶装置の動作との関係を説明する。図８は、バーンイン装置３００から供給される外部クロック信号ＣＬＫ１と半導体記憶装置の動作との関係を説明するためのタイミングチャートである。図中、記号ＤＣ１は、供給電位として電源電位を受けるＥＸＮＯＲ回路（ＥＸ１に相当）から出力される内部クロック信号を、記号ＤＣ２は、供給電位として接地電位を受けるＥＸＮＯＲ回路（ＥＸ２に相当）から出力される内部クロック信号を表わしている。
【００６２】図８において、外部クロック信号ＣＬＫ１は、第ｎ周期（ｔ０〜ｔ２）、第ｎ＋１周期（ｔ２〜ｔ４）、第ｎ＋２周期（ｔ４〜ｔ６）において、時刻ｔ１、ｔ３、ｔ５でＨレベルに立上がり、時刻ｔ０、ｔ２、ｔ４、ｔ６でＬレベルに立下がる。
【００６３】内部クロック信号ＤＣ１は、時刻ｔ１、ｔ３、ｔ５の外部クロック信号ＣＬＫ１の立上がりに応答して立上がる。すなわち、電源電位を受けるＥＸＮＯＲ回路を含む半導体記憶装置は、外部クロック信号ＣＬＫ１と同期した内部クロック信号ＤＣ１に同期して動作する。
【００６４】これに対し、内部クロック信号ＤＣ２は、時刻ｔ０、ｔ２、ｔ４、ｔ６の外部クロック信号ＣＬＫ１の立下がりに応答して立上がる。すなわち、接地電位を受けるＥＸＮＯＲ回路を含む半導体記憶装置は、外部クロック信号ＣＬＫ１と逆位相の内部クロック信号ＤＣ２に同期して動作する。したがって、半導体記憶装置ＩＣ１と半導体記憶装置ＩＣ２とでは、動作タイミングが半周期ずれることになる。
【００６５】このような、バーンイン試験のための内部クロック信号を発生する構成を有する半導体記憶装置について説明する。図９は、図７で説明したＥＸＮＯＲ回路を含む同期式の半導体記憶装置の全体構成の一例を示す図である。図９に示す同期式の半導体記憶装置２０００は、内部クロック発生回路２に代わって内部クロック発生回路１２を備える。
【００６６】内部クロック発生回路１２は、ＥＸＮＯＲ回路（ＥＸ１、ＥＸ２に相当）を含む。ＥＸＮＯＲ回路は、外部クロック信号と供給電位とを受ける。供給電位は、たとえば、無接続ピンＮＣから与える。
【００６７】内部クロック発生回路１２は、通常モードでは、外部クロック信号に同期した内部クロック信号を出力し、モードセット設定回路４から出力される試験モードに対応するモード信号を受けると、ＥＸＮＯＲ回路により内部クロック信号（ＤＣ１、ＤＣ２に相当）を出力する。半導体記憶装置の内部回路は、内部クロック発生回路１２の出力する内部クロック信号に同期して動作する。
【００６８】このように、本発明の実施の形態２における構成および方法によれば、バーンイン装置３００に接続される半導体記憶装置の動作タイミングをずらすことが可能となるため、バーンイン装置３００の電流許容範囲内で、より多くの半導体記憶装置を試験することが可能となる。
【００６９】［実施の形態４］同期式の半導体記憶装置のバーンイン試験について説明する。図１０（ａ）、（ｂ）は、バーンイン装置、バーンインボード、ソケットおよび半導体記憶装置の接続関係を示す図であり、図１０（ａ）は上面からみた概念図であり、図１０（ｂ）は側面からみた概念図である。図１１は、図１０（ａ）、（ｂ）に示す構成によるバーンイン試験について説明するためのフローチャートである。図１０（ａ）、（ｂ）に示すバーンイン装置４００およびバーンインボード４０４、ならびに半導体記憶装置は、実施の形態１〜実施の形態３のいずれの構成を用いてもよい。
【００７０】図１０（ａ）、（ｂ）を参照して、バーンイン装置４００は、上述したバーンイン装置１００〜３００のいずれかに相当する。バーンイン装置４００は、少なくとも１つのドライバＤＲを含む。ドライバＤＲは、図示しないプログラム制御回路に基づき、外部クロック信号または外部クロック取込信号を発生する。
【００７１】ソケットＳに半導体記憶装置ＩＣを装着したバーンインボード４０４をバーンイン装置４００に差込む。この際、バーンインボード４０４のバーンインボード入力端子４１２がバーンイン装置４００の信号出力端子４１０に接続される。
【００７２】バーンイン装置４００のドライバＤＲをバーンイン装置４００の信号出力端子４１０に接続されるようにプログラムし、バーンインボード入力端子４１２とソケットＳの外部入力ピンＰとを配線する。これにより、バーンイン試験時に、バーンイン装置４００のドライバＤＲの出力がソケットＳの外部入力ピンＰに入力される。
【００７３】図１１を参照して、バーンイン試験の流れについて説明する。バーンイン試験時には、まずバーンインバード４０４のソケットＳに半導体記憶装置ＩＣを装着する（ステップＳ１）。バーンインボード４０４をバーンイン装置４００に差込む（ステップＳ２）。ドライバＤＲを動作させてバーンイン試験を開始する（ステップＳ３）。バーンイン装置４００のドライバＤＲの出力がソケットＳの外部入力ピンＰに入力される。これにより、半導体記憶装置ＩＣはバーンイン試験状態になる（ステップＳ４）。
【００７４】たとえば、実施の形態１の構成により試験を行なう場合は、複数の半導体記憶装置に対して位相の異なる外部クロック信号を与える。実施の形態２の構成により試験を行なう場合は、複数の半導体記憶装置に対して位相の異なる外部クロック取込信号を与える。実施の形態３の構成により試験を行なう場合は、複数の半導体記憶装置のそれぞれに対して外部クロック信号と供給電位（電源電位、接地電位）とを与える。
【００７５】バーンイン試験が終了する（ステップＳ５）と、バーンインボード４０４をバーンイン装置４００から取外す（ステップＳ６）。バーンインボード４０４上のソケットＳから半導体記憶装置ＩＣを脱着する（ステップＳ７）。このような一連の流れで、バーンイン試験が行なわれる。
【００７６】これにより、バーンイン試験において、より多数の半導体記憶装置を試験することが可能となる。
【００７７】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７８】
【発明の効果】このように、請求項１〜２に係る半導体記憶装置のテスト方法によれば、互いに異なる複数の外部クロック信号を発生して、複数の半導体記憶装置のそれぞれに振り分けて供給する。これにより、各半導体記憶装置の動作タイミングをずらすことが可能となる。この結果、バーンイン装置に流れ込む動作電流が低減する。したがって、より多くの半導体記憶装置について効率よくかつ確実に試験することが可能となる。
【００７９】特に２つの逆位相の外部クロック信号を供給した場合、一方の外部クロック信号を受ける半導体記憶装置とこれと逆位相の外部クロック信号を受ける半導体記憶装置とで、動作電流のピーク位置を半周期ずらすことが可能となる。
【００８０】また、請求項３〜４に係る半導体記憶装置のテスト方法によれば、互いに異なる複数の外部制御信号を発生して、複数の半導体記憶装置のそれぞれに振り分けて供給する。これにより、各半導体記憶装置における特定の動作を開始するタイミングをずらすことが可能となる。この結果、バーンイン装置に流れ込む動作電流が低減する。したがって、より多くの半導体記憶装置について効率よくかつ確実に試験することが可能となる。
【００８１】特に、バースト動作に対応して各外部制御信号を異なるタイミングで変化させた場合、各半導体記憶装置は、異なるタイミングでバースト動作を開始させることが可能となる。
【００８２】請求項５〜７に係る半導体記憶装置のテスト制御装置によれば、互いに異なる複数の外部クロック信号を、複数の半導体記憶装置のそれぞれに振り分けて供給することが可能となる。これにより、各半導体記憶装置の動作タイミングをずらすことが可能となる。この結果、バーンイン装置に流れ込む動作電流が低減する。したがって、より多くの半導体記憶装置について効率よくかつ確実に試験することが可能となる。
【００８３】特に２つの逆位相の外部クロック信号を供給した場合、一方の外部クロック信号を受ける半導体記憶装置とこれと逆位相の外部クロック信号を受ける半導体記憶装置とで、動作電流のピーク位置を半周期ずらすことが可能となる。
【００８４】また、請求項８〜１０に係る半導体記憶装置のテスト制御装置によれば、互いに異なる複数の外部制御信号を、複数の半導体記憶装置のそれぞれに振り分けて供給することにより各半導体記憶装置における特定の動作を開始するタイミングをずらすことが可能となる。これにより、バーンイン装置に流れ込む動作電流が低減する。この結果、より多くの半導体記憶装置について効率よくかつ確実に試験をすることが可能となる。
【００８５】特に、バースト動作に対応して各外部制御信号を異なるタイミングで変化させた場合、各半導体記憶装置は、異なるタイミングでバースト動作を開始する。これにより、バーンイン装置に流れ込む動作電流が低減する。
【００８６】また、請求項１１〜１２に係る半導体記憶装置のテスト制御装置によれば、外部クロック信号を複数の半導体記憶装置に供給するとともに、複数の供給電位を複数の半導体記憶装置のそれぞれに振り分けて供給する。各半導体記憶装置は、外部クロック信号の電位と対応する供給電位とに応じて内部クロック信号を発生する。これにより、各々の動作タイミングをずらすことが可能となる。この結果、バーンイン装置に流れ込む動作電流が低減する。したがって、より多くの半導体記憶装置について効率よくかつ確実に試験することが可能となる。
【００８７】特に、当該供給電位は、電源電位または接地電位とし、無接続ピンから入力する。これにより、電源電位を受ける半導体記憶装置と接地電位を受ける半導体記憶装置とでは、半周期、動作タイミングがずれることになる。
【００８８】さらに、請求項１３〜１５に係る半導体記憶装置によれば、外部クロック信号の電位と外部から受ける供給電位との関係に応じて、バーンイン試験時における内部クロック信号を発生する。
【００８９】これにより、電源電位を受ける半導体記憶装置と接地電位を受ける半導体記憶装置とでは、半周期、動作タイミングがずれることになる。この結果、バーンイン装置に流れ込む動作電流が低減する。したがって、より多くの半導体記憶装置について効率よくかつ確実に試験することが可能となる。
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| 【出願人】 |
【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
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| 【出願日】 |
平成１１年６月２９日（１９９９．６．２９） |
| 【代理人】 |
【識別番号】１０００６４７４６
【弁理士】
【氏名又は名称】深見 久郎 （外３名）
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| 【公開番号】 |
特開２００１−１３２０３（Ｐ２００１−１３２０３Ａ） |
| 【公開日】 |
平成１３年１月１９日（２００１．１．１９） |
| 【出願番号】 |
特願平１１−１８３８８９ |
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