| 【発明の名称】 |
半導体装置の試験方法 |
| 【発明者】 |
【氏名】則松 研二
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| 【要約】 |
【課題】この発明は、Ｉｄｄｑテストを実施するための状態設定が簡単に行え、かつ少ない測定ポイントで高い故障検出率が得られる半導体装置の試験方法を提供することを課題とする。
【解決手段】この発明は、半導体装置内部の信号線の電位を一義的に設定した後、電源線をハイレベル、或いは接地線をロウレベルにし、電源線と接地線間の電流を検出することにより半導体装置の故障を検出することを特徴とする。 |
【特許請求の範囲】
【請求項１】 ＰチャネルのＦＥＴ（電界効果トランジスタと）とＮチャネルのＦＥＴとを備えた相補型構造の半導体装置を定常状態にした後、電源線と接地線間の電流を測定するＩｄｄｑテストの半導体装置の試験方法において、前記ＰチャネルのＦＥＴとＮチャネルのＦＥＴの双方が導通状態となる中間電位又はハイレベルを選択的に供給する第１の電源を前記半導体装置の電源線に接続し、中間電位又はロウレベルを選択的に供給する第２の電源を前記半導体装置の接地線に接続し、前記電源線と前記接地線との間に電流計を接続し、入力端子に中間電位、前記第１の電源により前記電源線にハイレベル、前記第２の電源により前記接地線にロウレベルをそれぞれ印加し、前記第１又は第２の電源により前記電源線ならびに前記接地線に同時に中間電位を印加し、前記第１の電源により前記電源線にのみハイレベルを印加し、このような状態において、前記電流計により前記電源線と前記接地線との間に異常電流が流れるか否かを測定し、測定結果に応じて前記半導体装置の縮退故障を検出することを特徴とする半導体装置の試験方法。
【請求項２】 ＰチャネルのＦＥＴ（電界効果トランジスタと）とＮチャネルのＦＥＴとを備えた相補型構造の半導体装置を定常状態にした後、電源線と接地線間の電流を測定するＩｄｄｑテストの半導体装置の試験方法において、前記ＰチャネルのＦＥＴとＮチャネルのＦＥＴの双方が導通状態となる中間電位又はハイレベルを選択的に供給する第１の電源を前記半導体装置の電源線に接続し、中間電位又はロウレベルを選択的に供給する第２の電源を前記半導体装置の接地線に接続し、前記電源線と前記接地線との間に電流計を接続し、入力端子に中間電位、前記第１の電源により前記電源線にハイレベル、前記第２の電源により前記接地線にロウレベルをそれぞれ印加し、前記第１又は第２の電源により前記電源線ならびに前記接地線に同時に中間電位を印加し、前記第２の電源により前記接地線にのみロウレベルを印加し、このような状態において、前記電流計により前記電源線と前記接地線との間に異常電流が流れるか否かを測定し、測定結果に応じて前記半導体装置の縮退故障を検出することを特徴とする半導体装置の試験方法。
【請求項３】 故障が検出された時に、エミッション顕微鏡により発光を検出することにより故障箇所を特定することを特徴とする請求項１又は２記載の半導体装置の試験方法。
【請求項４】 前記エミッション顕微鏡と前記半導体装置におけるＣＡＤのレイアウト情報、接続情報とをリンクさせ、前記エミッション顕微鏡で特定された故障箇所を前記半導体装置の回路図上で特定することを特徴とする請求項３記載の半導体装置の試験方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ構造の半導体装置の試験方法に関し、特にＩｄｄｑ（IDD Quiescent power supply current test ）テスト時に使用される半導体装置の試験方法に関する。
【０００２】
【従来の技術】従来、半導体装置の内部を定常状態にした後電源線と接地線との間に流れる電流を測定するＩｄｄｑテストにおいては、従来行われているファンクションテストでは検出できない故障を検出できる可能性があり、またファンクションテストでの故障検出率を補完することができる等の理由により最近では幅広く用いられるようになってきた。
【０００３】従来のＩｄｄｑテストでは、通常のファンクションテストで使用されているテストパターンを利用して行われていた。即ち、被テスト対象の半導体装置にファンクションテストのパターンを連続的に入力した際、そのファンクションテストパターンの各アドレス（単位時間の入力）で回路内部のトランジスタの状態がどのようになっているかをあらかじめ求めておき、その結果からより多くの故障モードを検出できるアドレス、即ち故障検出率が高くなるアドレスを選択し、そのアドレスで電源電流を測定するという方法であった。ここで、Ｉｄｄｑテストを実施するアドレス及び測定するポイント数は、使用しているファンクションテストパターンで内部回路にどのような値が設定されるか、更にはテスト時間がＩｄｄｑテストによりどの程度長くすることが可能かにより異なるが、通常は少ないテスト回数でなるべく故障検出率が高くなるよう選択され、数十から百数十の測定アドレスを選択して測定を行っていた。
【０００４】しかしこのようなテスト方法では、ファンクションテストパターン中でＩｄｄｑテストを行うアドレスを選択する必要がある。しかしながら、全てのアドレスで内部のトランジスタ状態を把握するのは殆ど不可能であるため、Ｉｄｄｑテストを行うアドレスの選択が非常に困難であった。また、テストに使用するファンクションテストパターンによっては内部状態の変化に乏しい場合があり、このような場合に、十分な故障検出率を確保するためには多数のアドレスでＩｄｄｑテストを実施しなければならず、テスト時間が大幅に延長されていた。更には、テストする回路が可制御性に乏しい場合には、多くの時間をかけて多数のアドレスでＩｄｄｑテストを実行したとしても、故障検出率を高くできない場合があった。
【０００５】
【発明が解決しようとする課題】以上説明したように、半導体装置における従来のＩｄｄｑテストにおいては、テストパターンの全てのアドレスに対して内部回路の状態を把握することは不可能に近いため、高い故障検出率が得られる最適なテストパターンのアドレスを選択することは極めて困難であった。また、故障検出率を向上させるためには、テストパターンの多数のアドレスでテストを実施する必要があり、多くのテスト時間を要するといった不具合を招いていた。更に、テストパターンの多数のアドレスでテストを実施した場合であっても、高い故障検出率が得られないことがあった。
【０００６】そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、Ｉｄｄｑテストを実施するための状態設定が簡単に行え、かつ少ない測定ポイントで高い故障検出率が得られる半導体装置の試験方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するために、課題を解決する第１の手段は、ＰチャネルのＦＥＴ（電界効果トランジスタと）とＮチャネルのＦＥＴとを備えた相補型構造の半導体装置を定常状態にした後、電源線と接地線間の電流を測定するＩｄｄｑテストの半導体装置の試験方法において、前記ＰチャネルのＦＥＴとＮチャネルのＦＥＴの双方が導通状態となる中間電位又はハイレベルを選択的に供給する第１の電源を前記半導体装置の電源線に接続し、中間電位又はロウレベルを選択的に供給する第２の電源を前記半導体装置の接地線に接続し、前記電源線と前記接地線との間に電流計を接続し、入力端子に中間電位、前記第１の電源により前記電源線にハイレベル、前記第２の電源により前記接地線にロウレベルをそれぞれ印加し、前記第１又は第２の電源により前記電源線ならびに前記接地線に同時に中間電位を印加し、前記第１の電源により前記電源線にのみハイレベルを印加し、このような状態において、前記電流計により前記電源線と前記接地線との間に異常電流が流れるか否かを測定し、測定結果に応じて前記半導体装置の縮退故障を検出することを特徴とする。
【０００８】第２の手段は、ＰチャネルのＦＥＴ（電界効果トランジスタと）とＮチャネルのＦＥＴとを備えた相補型構造の半導体装置を定常状態にした後、電源線と接地線間の電流を測定するＩｄｄｑテストの半導体装置の試験方法において、前記ＰチャネルのＦＥＴとＮチャネルのＦＥＴの双方が導通状態となる中間電位又はハイレベルを選択的に供給する第１の電源を前記半導体装置の電源線に接続し、中間電位又はロウレベルを選択的に供給する第２の電源を前記半導体装置の接地線に接続し、前記電源線と前記接地線との間に電流計を接続し、入力端子に中間電位、前記第１の電源により前記電源線にハイレベル、前記第２の電源により前記接地線にロウレベルをそれぞれ印加し、前記第１又は第２の電源により前記電源線ならびに前記接地線に同時に中間電位を印加し、前記第２の電源により前記接地線にのみロウレベルを印加し、このような状態において、前記電流計により前記電源線と前記接地線との間に異常電流が流れるか否かを測定し、測定結果に応じて前記半導体装置の縮退故障を検出することを特徴とする。
【０００９】第３の手段は、前記第１又は第２の解決手段において、故障が検出された時に、エミッション顕微鏡により発光を検出することにより故障箇所を特定することを特徴とする。
【００１０】第４の手段は、前記第３の解決手段において、前記エミッション顕微鏡と前記半導体装置におけるＣＡＤのレイアウト情報、接続情報とをリンクさせ、前記エミッション顕微鏡で特定された故障箇所を前記半導体装置の回路図上で特定することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の一実施形態を説明する。
【００１２】図１は本発明の一実施形態に係る半導体装置の試験方法の手順を示すフローチャートであり、図２は図１に示す手順で試験されるＣＭＯＳ構造の半導体装置の一部となるインバータ回路の構成を示す図である。
【００１３】図２において、通常のＣＭＯＳ回路では、電源線１には常時ハイレベルの電圧が印加され、接地線２には常時ロウレベルの電圧が印加されており、入力端子３に印加される電圧によりＰチャネルのトランジスタ４又はＮチャネルのトランジスタ５がＯＮ状態となり、出力線６にハイレベル又はロウレベルが出力される。ここで、入力端子３に印加される入力レベルはハイレベル又はロウレベルのみで、通常動作状態では過渡的に中間電位になることはあっても、ＤＣ的に中間電位になることはない。なぜなら、入力端子３が中間電位になるとＰチャネル及びＮチャネルのトランジスタの双方がＯＮ状態となってしまい、電源線１から接地線２に貫通電流が流れてしまうからである。言い換えれば、過渡的な状態を除き、電源線１及び接地線２に接続するトランジスタの何れかが必ずＯＦＦ状態となり、電源線１から接地線２への定常的な電流パスが形成されることはなく、消費電力が少ないのがＣＭＯＳ構造の半導体装置の特徴である。
【００１４】これに対して本実施形態では、電源線１に接続された電源線電圧印加電源７により図３に示すハイレベル又は中間電位の電圧を被テスト回路の電源線１に印加し、接地線２に接続された接地線電圧印加電源８により図４に示すロウレベル又は中間電位の電圧を接地線２に印加し、外部入力端子３に図５に示す中間電位の電圧を印加することによりＩｄｄｑテストを行う。
【００１５】次に、テストの手順を図１のフローチャートを参照して説明する。まず、仮に図２に示すインバータ回路の入力端子３に図５に示す入力信号が印加されているとすると、第１テストピリオド（ＴＰ１）では電源線１、接地線２にそれぞれハイレベル、ロウレベルの信号が印加されているにもかかわらず入力端子３に中間電位が印加されているため、図７に示すようにＰチャネルのトランジスタ４、Ｎチャネルのトランジスタ５が共にＯＮ状態となり、出力線６には中間電位が出力される（ステップＳ１）。この状態から電源線１、接地線２にそれぞれ印加する電圧を同時に中間電位にすると（第２テストピリオド（ＴＰ２））、Ｐチャネル、Ｎチャネルのトランジスタ４、５は共にＯＦＦ状態となり、出力線６には中間電位が保持される（ステップＳ２）。
【００１６】また、電源投入時に半導体装置内部の信号線がロウレベル又はハイレベルになったとしても、電源線１及び接地線２に印加される電位が同一となるため、最終的には内部の信号線電位は中間電位となる。更に、故障等により内部配線の電位が定まらない場合、例えば図２に示すＣＭＯＳインバータ回路の入力線３がフローティング状態にある場合には、上述した第１テストピリオドから第２テストピリオドまでの操作を行うことにより、出力線６を中間電位にすることができる。加えて、入力線３が電源線１又は接地線２と接触している場合でも、同じく上述した第１テストピリオドから第２テストピリオドまでの操作を行うことにより出力線６を中間電位に設定することができる。即ち、内部の信号配線の電位を一義的に設定することができ、また故障が生じている場合であってもその故障の信号配線を除く他の信号配線の電位を一義的に設定することが可能となる。
【００１７】上記第２テストピリオドの操作を行った後、電源線１に印加する電圧をハイレベル（第３テストピリオド（ＴＰ３））にすると、図７に示すようにＰチャネルのトランジスタ４のみＯＮ状態となる（ステップＳ４）。この時、出力線６には図６に示すようにハイレベルが出力されることになる。この状態を保持することにより、図２のインバータ回路に接続される後段の回路には図２に示すインバータ回路の出力線６のハイレベルが伝搬されていくことになり、被テスト回路の内部配線にはハイレベル又は中間電位のみが現れることになる。
【００１８】このような状態において、出力線にハイレベルが現れている箇所で出力線と接地線２との間がショート又は高抵抗を介して接続されているような故障が発生している場合、あるいは出力線に中間電位が現れている箇所において出力線と電源線との間がショート又は高抵抗を介して接続されているような故障が発生している場合には、電源線１と接地線２の間に正常な状態では流れることのない異常電流が流れることになる。したがって、この異常電流を電源線１と接地線２との間に接続された電流計９で検出することにより、被テスト回路に縮退故障を発見することができる（ステップＳ６〜Ｓ９）。
【００１９】一方、前述した第１テストピリオド（ＴＰ１）、第２テストピリオド（ＴＰ２）の操作を行った後（ステップＳ１、Ｓ２）、接地線２に印加する電圧をロウレベル（第４テストピリオド（ＴＰ４））にすると（ステップＳ５）、図７に示すようにＮチャネルのトランジスタ５のみがＯＮ状態となる。この時、出力線６には図６に示すように、ロウレベルが現れることになる。この状態を保持することにより、図２に示すインバータ回路の出力線６に接続された後段の回路には、図２に示すインバータ回路の出力線６のロウレベルが伝搬されていくことになり、被テスト回路の内部配線にはロウレベル又は中間電位のみが現れることになる。
【００２０】このような状態において、出力線にロウレベルが現れている箇所で電源線１と出力線との間がショート又は高抵抗を介して接続されているような故障が発生している場合、又は出力線に中間電位が現れている箇所で出力線と接地線２の間がショート又は高抵抗を介して接続されているような故障が発生している場合には、電源線１と接地線２の間に正常な状態では流れることのない異常電流が流れることにな。したがって、この異常電流を電源線１と接地線２との間に接続された電流計９で検出することにより、被テスト回路に縮退故障を発見することができる（ステップＳ６〜Ｓ９）。なお、第３ピリオドと第４ピリオドの実行順序は上記と逆でもよく、またどちらか一方のみを実施するようにしてもよい。
【００２１】このように、この実施形態で説明した手順にしたがってＣＭＯＳ回路のＩｄｄｑテストを行うことにより、被テスト回路中に発生し得るほとんどの縮退故障を発見することが可能となり、簡単な設備のみで、かつ縮退故障であれば僅か２回の測定で簡単に高い故障検出率が得られるＩｄｄｑテストを実施することが可能となる。
【００２２】なお、上記実施形態において、故障が検出された際に、エミッション顕微鏡により発光を検出することにより故障箇所を特定するようにしてもよい。またこの時に、エミッション顕微鏡の検出箇所と半導体装置におけるＣＡＤのレイアウト情報、接続情報とをリンクさせ、エミッション顕微鏡で特定された故障箇所を回路図上で特定するようにしてもよい。
【００２３】
【発明の効果】以上説明したように、この発明によれば、半導体装置内部の信号線の電位を一義的に設定した後、電源線をハイレベル、或いは接地線をロウレベルにし、電源線と接地線間の電流の有無により半導体装置の故障を検出するようにしたので、極めて簡単な構成、手順ならびに短い時間で故障検出率を向上させることができる。
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| 【出願人】 |
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
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| 【出願日】 |
平成１１年６月２９日（１９９９．６．２９） |
| 【代理人】 |
【識別番号】１０００８３８０６
【弁理士】
【氏名又は名称】三好 秀和 （外７名）
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| 【公開番号】 |
特開２００１−１３１９８（Ｐ２００１−１３１９８Ａ） |
| 【公開日】 |
平成１３年１月１９日（２００１．１．１９） |
| 【出願番号】 |
特願平１１−１８３９９７ |
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