| 【発明の名称】 |
自動変速機の油圧制御装置 |
| 【発明者】 |
【氏名】岡本 周幸
【氏名】田辺 至
【氏名】増田 光泰
【氏名】大坂 一朗
【氏名】渡部 光彦
|
| 【要約】 |
【課題】複数のソレノイド制御回路のＩＣ内集約に際し、高精度及び効率的な制御装置を安価に提供すること。
【解決手段】各リニアソレノイドに対応した、マイクロプロセッサ内に設けた多チャンネルＰＷＭ（パルス幅変調）信号の発生手段３，ＰＷＭに同期し、且つノイズ発生タイミングを回避したタイミングでサンプリングするようサンプリング保持制御する、遅延・タイミング制御手段１０ａ，サンプリングホールド手段１０ｂ，アナログディジタル変換器６，目標データ及び測定データのデータ保持手段８，１７，データ間の演算手段５等を備える。更にこれらをアナログ回路で構成する、或いは複数のチャンネルに振り分け制御する同期化手段により、多チャンネルソレノイド制御系を構成する。 |
【特許請求の範囲】
【請求項１】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、リニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、変調パルス信号により、前記したリニアソレイドへの電流導通をスイッチする電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出する電流検出手段と、該電流検出出力をサンプリングし保持するサンプリング保持手段と、前記した変調パルスを入力とし、該変調パルスの周期とデューティーとを保ちつつ時間遅延した信号で前記電流スイッチ手段の導通，遮断制御を行い、該導通期間内の所定のタイミングで前記サンプリング保持手段のサンプリング期間を設定する遅延・タイミング制御手段と、前記サンプリング保持手段の出力であるアナログ電圧をディジタルデータに変換するＡ／Ｄ変換手段と、油圧指令値に対応したデータとＡ／Ｄ変換手段の出力とを用いて演算する演算手段と、当該演算手段の演算結果に基づいて前記した変調パルスのデューティーを制御する変調パルス発生手段と、を具備したことを特徴とする自動変速機の油圧制御装置。
【請求項２】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、リニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令値に対応したデータを保持する第１の保持メモリと、変調パルス信号により、前記したリニアソレイドへの電流導通をスイッチする電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出する電流検出手段と、該電流検出出力をサンプリングし保持するサンプリング保持手段と、前記した変調パルスを入力とし、該変調パルスの周期とデューティーとを保ちつつ時間遅延した信号で前記電流スイッチ手段の導通，遮断制御を行い、該導通期間内の所定のタイミングで前記サンプリング保持手段のサンプリング期間を設定する遅延・タイミング制御手段と、前記サンプリング保持手段の出力であるアナログ電圧をディジタルデータに変換するＡ／Ｄ変換手段と、前記したＡ／Ｄ変換手段の出力を保持する第２の保持メモリと、前記第１，第２のメモリのデータを用いて演算する演算手段と、当該演算手段の演算結果に基づいて前記した変調パルスのデューティーを制御する変調パルス発生手段と、を具備した自動変速機の油圧制御装置。
【請求項３】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、ｎ個（ｎは正の整数）のリニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令に対応したｎ個のデータを生成し保持する第１の保持メモリと、変調パルス信号により、前記したｎ個のリニアソレノイドへの電流導通をスイッチするｎ個の電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出するｎ個の電流検出手段と、該電流検出出力をサンプリングし保持するｎ個のサンプリング保持手段と、前記した変調パルスを入力とし、該変調パルスの周期とデューティーとを保ちつつ時間遅延した信号で前記電流スイッチ手段の導通，遮断制御を行い、該導通期間内の所定のタイミングで前記サンプリング保持手段のサンプリング期間を設定するｎ個の遅延・タイミング制御手段と、該サンプリング保持出力であるｎ個のアナログ電圧から選択して出力する選択スイッチ手段と、当該選択スイッチ手段の出力であるアナログ電圧をディジタルデータに変換するＡ／Ｄ変換手段と、前記したＡ／Ｄ変換手段の出力を保持する第２の保持メモリと、前記第１，第２のメモリのデータを用いて演算する演算手段と、当該演算手段の演算結果に基づいて前記した変調パルスのデューティーを制御する変調パルス発生手段と、を具備した自動変速機の油圧制御装置。
【請求項４】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、ｎ個（ｎは正の整数）のリニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令に対応したｎ個のデータを生成し保持する第１の保持メモリと、変調パルス信号により、前記したｎ個のリニアソレノイドへの電流導通をスイッチするｎ個の電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出するｎ個の電流検出手段と、該電流検出出力をサンプリングし保持するｎ個のサンプリング保持手段と、前記した変調パルスに同期して、前記サンプリング保持手段のサンプリング制御並びに前記電流スイッチ手段の制御を行うｎ個のタイミング制御手段と、該サンプリング保持出力であるｎ個のアナログ電圧から選択して出力する選択スイッチ手段と、当該選択スイッチ手段の出力であるアナログ電圧をディジタルデータに変換するＡ／Ｄ変換手段と、前記したＡ／Ｄ変換手段の出力を保持する第２の保持メモリと、前記第１，第２のメモリのデータを用いて演算する演算手段と、当該演算手段の演算結果に基づいて前記した変調パルスのデューティーを制御する変調パルス発生手段と、を具備した自動変速機の油圧制御装置。
【請求項５】請求項１から４のいずれかにおいて、前記した変調パルス発生手段とＡ／Ｄ変換手段との動作を同期化する同期化手段を設けたことを特徴とする自動変速機の油圧制御装置。
【請求項６】請求項１から５のいずれかにおいて、前記した変調パルス発生手段の変調パルスのデューティーが所定の範囲内に入るよう制限する手段を設けたことを特徴とする自動変速機の油圧制御装置。
【請求項７】請求項６の構成において、前記した変調パルス発生手段の変調パルスのデューティーが所定の範囲内に入るよう前記した演算手段の演算結果を制限する手段を設けたことを特徴とする自動変速機の油圧制御装置。
【請求項８】請求項１から５のいずれかにおいて、前記したタイミング制御手段へクロック信号を供給するクロック発生手段を設け、前記した変調パルスに同期し、当該クロック計数により遅延したタイミングで前記サンプリング保持手段のサンプリング及び保持制御並びに前記電流スイッチ手段の制御を行うことを特徴とする自動変速機の油圧制御装置。
【請求項９】請求項８の構成において、前記したクロック発生手段のクロック欠落を判定し、当該クロック欠落時には前記サンプリング保持手段のサンプリング及び保持制御並びに前記電流スイッチ手段の制御を変えることを特徴とする自動変速機の油圧制御装置。
【請求項１０】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、ｎ個（ｎは正の整数）のリニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令に対応したｎ個のデータからｎ個のアナログ電圧を発生し保持するｎ個の電圧ホールド手段と、変調パルス信号により、前記したｎ個のリニアソレノイドへの電流導通をスイッチするｎ個の電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出するｎ個の電流検出手段と、該電流検出出力をサンプリングし保持するｎ個のサンプリング保持手段と、前記した変調パルスに同期して、前記サンプリング保持手段のサンプリング及び保持制御並びに前記電流スイッチ手段の制御を行うｎ個のタイミング制御手段と、該サンプリング保持出力と前記電圧ホールド手段出力との誤差を増幅するｎ個の誤差増幅手段と、当該誤差増幅手段の出力に基づいて前記した変調パルスのデューティーを制御するｎ個の変調パルス発生手段と、当該変調パルス発生手段の動作を同期化する同期化手段と、を具備したことを特徴とする自動変速機の油圧制御装置。
【請求項１１】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、ｎ個（ｎは正の整数）のリニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令に対応したｎ個のデータから各データに対応したｎ個のパルス幅変調出力を発生する変調パルス発生手段と、当該パルス幅変調出力を低域濾波（ロウパス）するｎ個のロウパスフィルタと、前記したｎ個のリニアソレノイドへの電流導通をスイッチするｎ個の電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出するｎ個の電流検出手段と、該電流検出出力をサンプリングし保持するｎ個のサンプリング保持手段と、前記サンプリング保持手段の出力と前記ロウパスフィルタの出力との誤差を増幅するｎ個の誤差増幅手段と、単一の三角波発生手段と、前記したｎ個の誤差増幅手段の出力と該三角波発生手段出力との電圧比較により導通／遮断パルスを発生し、該導通／遮断パルスにより前記電流スイッチ手段の導通／遮断を制御するとともに、当該導通／遮断パルスに同期して前記サンプリング保持手段のサンプリング及び保持動作を行うｎ個の電圧比較パルス発生手段と、を設けたことを特徴とする自動変速機の油圧制御装置。
【請求項１２】エンジンの動力をクラッチ、及び変速手段を介し出力回転軸に伝達し、ｎ個（ｎは正の整数）のリニアソレノイドのプランジャ変位に従って変化する油圧力を用いて変速を行う機構手段と、油圧指令に対応したｎ個のデータからｎ個のアナログ電圧を発生し保持するｎ個の電圧ホールド手段と、変調パルス信号により、前記したｎ個のリニアソレノイドへの電流導通をスイッチするｎ個の電流スイッチ手段と、前記リニアソレノイドに流れる電流を検出するｎ個の電流検出手段と、該電流検出出力をサンプリングし保持するｎ個のサンプリング保持手段と、当該サンプリング保持手段の出力と前記電圧ホールド手段の出力との誤差を増幅するｎ個の誤差増幅手段と、単一の三角波発生手段と、前記したｎ個の誤差増幅手段の出力と該三角波発生手段出力との電圧比較によりデューティー変調された変調パルスを発生して前記電流スイッチ手段のスイッチ制御を行うとともに、当該変調パルスに同期して前記サンプリング保持手段のサンプリング及び保持動作を制御するｎ個の電圧比較パルス発生手段と、を設けたことを特徴とする自動変速機の油圧制御装置。
【請求項１３】請求項１１又は１２において、前記した誤差増幅手段の出力電圧をリミットする手段を設け、変調パルスのデューティーが所定の範囲内に入るよう制限する手段を設けたことを特徴とする自動変速機の油圧制御装置。
|
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、自動変速機の制御装置に係り、特に（平均電流の制御により変位をリニアに制御できる）リニアソレノイドにより弁機構を変化させることで油圧をコントロールし、更にこの油圧でクラッチを駆動し、変速手段を切り替える機構を有した自動変速機の油圧制御装置に関する。
【０００２】
【従来の技術】出願人は本発明に関連して特願平10−361387号を提案している。これはリニアソレノイドの電流制御を導通スイッチのパルス幅制御により行い、更にマイクロプロセッサの出力パルスに同期したタイミングでのサンプリングにより電流（電圧変換）値をマイクロプロセッサに取り込み、高精度な油圧制御を実現することが可能となる。
【０００３】
【発明が解決しようとする課題】発明者らはこれら技術を更に複数のソレノイド駆動に展開し、ＩＣ（Integrated Circuit）内に集積する際に生ずる諸課題を解決するものである。第１の課題はリニアソレノイドに流す電流値のサンプリングタイミングである。マイクロプロセッサのパルス出力でリニアソレノイド電流を制御する場合、電流遮断直後の過渡的で不安定な電流信号をサンプリングすることとなり電流誤差が増える要因となる。第２の課題は現実的には非常に一般的である多数のリニアソレノイド制御の問題である。リニアソレノイドでクラッチ駆動する場合、単一のソレノイドで事足りる場合は少なく、一般には複数のリニアソレノイド駆動系を要する。先の提案では複数のソレノイド駆動の効率的制御にまでは至っていなかった。また、実際にこれを実現する場合に必要となるマイクロプロセッサの同期処理や、処理に不可欠なクロック信号の異常時の処理等を行うまでには至っていなかった。即ち、マイクロプロセッサの複数（バス）出力としては、一般的なディジタル出力ポート或いはパルス幅変調出力ポートしか備えられていないのが一般的である。その他の出力形式としては、シリアル通信ポートやディジタル／アナログ変換ポートが備えられているものもあるが高価であったり、備えられているにしてもポート数が１或いは２程度が一般的である。こうした状況下、単一のマイクロプロセッサを用いて安価にしかも高精度に多数のリニアソレノイドを駆動することが本発明の主眼である。
【０００４】本発明は多数のリニアソレノイドの制御を可能にし、高精度，効率的且つ安価な制御装置を提供するものである。
【０００５】
【課題を解決するための手段】上記課題を解決する手段の概要は以下の通りである。
【０００６】まず、各リニアソレノイドに対応した多チャンネルＰＷＭ（パルス幅変調）を同期発生する同期発生手段をマイクロプロセッサ内に設ける。次に、ＰＷＭを元にリニアソレノイドへの電流導通・遮断制御信号と当該信号のサンプリング及び保持制御信号を生成しなおす手段を設ける。また、サンプリングした各電流（変換）信号を、更にＰＷＭと同期したスイッチで順次切り替えマイクロプロセッサ内に取り込む手段を設ける。この時、アナログディジタル変換器の時分割使用により効率的にディジタル値に変換する。このため、アナログディジタル変換器を時分割で使用するスイッチ手段と、同期化手段とを設けることで全体のコストを低減する。
【０００７】またこれら一連の動作を高精度のクロックに同期して動かすことで更に高精度化する。また制御パルスやクロックの欠如，異常モード等の阻害要因を排除する手段を設ける。
【０００８】或いは他の方法としてはマイクロプロセッサの外部にパルス幅変調パルスを変調しなおす再変調手段を付加する。
【０００９】更にマイクロプロセッサの処理負荷を軽減するために、マイクロプロセッサ外の再変調手段で電流帰還ループを形成するよう、パルス幅再変調による電流帰還制御手段をマイクロプロセッサ外部に設ける。
【００１０】
【発明の実施の形態】本発明における発明の一実施例を図１のブロック図と図２の要部波形図を用いて説明する。
【００１１】図１において１はマイクロプロセッサ、３は（ＰＷＭ：パルス幅変調する）変調パルス発生手段、５は演算手段、６はアナログ／ディジタル変換器、１０ａ〜１０ｎは遅延・タイミング制御手段、１１ａ〜１１ｎは（リニアソレノイド電流のオン・オフ）スイッチ手段、１６ａ〜１６ｎはリニアソレノイド、１４ａ〜１４ｎはスイッチ手段(１１ａ〜１１ｎ)がオフ状態に移行した時に、リニアソレノイドの起磁力により電流を流し続けるための還流ダイオード、１５ａ〜１５ｎはソレノイドの電流を検出するための抵抗、１３ａ〜１３ｎは増幅器、１２ａ〜１２ｎは増幅した信号のサンプリングホールド手段、８，１７は第１，第２の（データ）保持メモリ、１８はバッテリ、１９，２０ａ，２１ａ,２４ａ,２５ａは電気信号である。
【００１２】まず、マイクロプロセッサ１は図示されていない他のブロックで処理された油圧指令１９を受ける。油圧指令１９はエンジン回転数，車速情報，アクセル状態，油温，油圧状態等を処理して所望の油圧要求として本ブロックに入力される。一例として８ビットデータ表示を想定し、ほぼ５０％の目標データを与えた場合の動作概要を以下に示す。まず目標データ(８０)Ｈ（１６進表示）は、第１の保持メモリ８に格納される。制御の初期において信号２５ａの値、或いは第２の保持メモリ１７の内容は零に初期化しておく。すると、第１，第２のメモリ内容同士の誤差分を計算する、演算手段５の出力は第１保持メモリのデータに一致する。この値に従って設定される信号はパルスデューティーとしてはほぼ５０％である。よって、変調パルス発生手段の変調出力はハイ期間ΔｔＨａとロウ期間ΔｔＬａとがほぼ等しい波形となる（図２の２０ａ）。こうして生成した変調パルスはバッテリ１８からの電流供給のオン／オフ制御信号となる。つまり先に述べた信号２１ａはスイッチ手段１１ａに入力されハイ（高電位）時にバッテリ１８からリニアソレノイド１６ａへの電流流入をオンさせる。この時リニアソレノイド１６ａのインダクタンス分により電流は徐々に増加し、従ってこれを抵抗１５ａの両端電位差として検知した電圧信号は２４ａに示すように上昇カーブを示す。ところが次の瞬間図２に示すように、遮断された直後の電流信号は過渡的にオーバーシュートしたり、振動波形となったりする。マイクロプロセッサ１の外部で観測されるのは変調パルス信号２０ａのみなので、通常導通時のピーク電流値をサンプリングしようとすれば遮断された直後の振動波形をサンプリングすることとなる。この現象を回避すべくスイッチ手段１１ａをスイッチする信号２１ａと電流値をサンプリング保持するための信号２６ａとを要素１０ａによって遅延整形する。即ち、信号２０ａを（デューティーを保ったまま）Δｔ１分だけ時間シフトさせる。一方、サンプリングパルス２６ａは信号２０ａの立ち下がりエッジ〜幅ｔ２分だけ計測して生成する。勿論、不適当な信号部分をサンプリングしないようにΔｔ１＞Δｔ２となるように波形整形を行う。こうしてサンプリング保持される出力２５ａは図２に示すようにノイズ部分のサンプリングを回避した所望の波形となる。以上の動作は周期Δｔ３間隔で繰り返し行われる。尚、図中要素１０ａの遅延処理は単安定マルチバイブレータ回路やクロック計数回路等により非常に容易に実現することができる。
【００１３】図１の実施例においてはデータ保持用に第１，第２の（データ）保持メモリを設けたが、場合によってはこれらデータを直接演算するように構成することも可能である。
【００１４】さて次に図３により本発明の他の実施例について説明する。図３の例は複数のリニアソレノイドの制御系に本発明を適用したものである。図３において、200はタイミング制御手段、１はマイクロプロセッサ、２はクロック発生手段、３は変調パルス発生手段、４は（スイッチ切り替えの）同期化手段、５は演算手段、６はアナログ／ディジタル変換器、１０ａ〜１０ｎは遅延・タイミング制御手段、１１ａ〜１１ｎは(リニアソレノイド電流のオン・オフ)スイッチ手段、１６ａ〜１６ｎはリニアソレノイド、１４ａ〜１４ｎは還流ダイオード、１５ａ〜15ｎは抵抗、１３ａ〜１３ｎは増幅器、１２ａ〜１２ｎはサンプリングホールド手段、７は切り替えスイッチ、４は同期化手段、８，１７は第１，第２の（データ）保持メモリ、９は通信回路、１８はバッテリ、１９，２０ａ〜２０ｎ，２１ａ〜２１ｎ，２２ａ〜２２ｎ，２３ａ〜２３ｎ，２４ａ〜２４ｎ，２５ａ〜２５ｎ，２６ａ〜２６ｎ，２７〜２９，３０，３５，３６は電気信号である。
【００１５】以下に図４の要部波形図を交え、動作説明を記す。今、複数のリニアソレノイド夫々に１，２，…ｎなる番号を付加し、簡単のためこれらの１，２，ｎ番目を代表させて図示し、これらに所望の油圧値を１６進数にて(８０)Ｈ，(ＦＦ)Ｈ，(０２)Ｈを与えて制御する場合を考える。マイクロプロセッサ１は図示されていない他のブロックで処理された油圧指令１９を受ける。前出の例と同様、油圧指令１９は所望の油圧要求として本ブロックに入力される。一例としてシリアル通信により時系列に並べられた図４の場合を考える。データ中のスタート部，エンド部の間に挿入された各ソレノイドに要求される油圧指令は通信回路９によって受信されて第１保持メモリ８に格納される。この処理は通常シリアル通信ポートを介して単位ビット分受信後に発生するトリガを受けて起動する極一般的なソフト処理により容易に実現される。
【００１６】まず受信された第１，第２，…第ｎのデータが夫々(８０)Ｈ，(ＦＦ)Ｈ，…(０２)Ｈである場合、これらは第１の保持メモリ８の所定アドレスに順序良く格納される。これらのデータを元に図４のようにパルス幅変調された信号２０ａ〜２０ｎが要素３によって生成される。次に同期化回路４がマイクロプロセッサ１内のクロック（図示せず）を計数し、図５に示すように、所望の計測値毎つまり一定周期の信号２７を発生する。そして巡回切り替え信号２７によるスイッチ７の切り替え動作により各接点からの入力信号が順序良く切り替えられる。変調パルス発生手段３から発生される変調パルス群は信号３０とは別の同期でトリガされる場合も多いが簡単のため今、要素３からの変調パルスとスイッチ切り替えとが同期している場合を仮定するとスイッチ出力信号２８は図５の様になる。同期化手段４はこの処理と並行してやはり同じ周期のパルス信号３０を発生する。この信号３０の周期でアナログ／ディジタル変換器（Ａ／Ｄ変換器）６にてディジタルデータへの変換が行われ、信号３１上に８ビットデータが得られる。データは一旦、第２保持メモリ１７の所定アドレスに格納される。今第１，第２，…第ｎデータが(７Ｆ)Ｈ，(ＦＦ)Ｈ，…(０３)Ｈであった場合を考える。前記した第１保持メモリ８には初期設定値(８０)Ｈ，(ＦＦ)Ｈ，…(０２)Ｈが格納されている。これらをＩＨとする。一方、第２保持メモリ１７には(７Ｆ)Ｈ，(ＦＦ)Ｈ，…(０３)Ｈが格納されている。これらをＤＨとすると演算手段５は各データに対してＩＨ＋（ＩＨ−ＤＨ）＝２ＩＨ−ＤＨなる演算を施しデータ信号２９として出力する。この結果変調パルス発生手段３には夫々(１００−７Ｆ＝８１)Ｈ，(１ＦＥ−ＦＦ＝ＦＦ)Ｈ，…(４−３＝１)Ｈなる値がセットしなおされる。ＩＨは目標値とみることができ、全体としては測定データであるＤＨを負帰還して制御する系を構成している。例えば本例では初期設定値(８０)Ｈ，(ＦＦ)Ｈ，…(０２)Ｈに対して測定値は(７Ｆ)Ｈ，(ＦＦ)Ｈ，…(０３)Ｈ、つまり若干少，所定値，…若干大なる結果となったのでこの結果を目標値に近付けるよう(８１)Ｈ，(ＦＦ)Ｈ，…(０３)Ｈを帰還する訳である。これらマイクロプロセッサ１内の処理は殆ど（プログラムによる）ソフトで行われる。またＡ／Ｄ変換器６用のポートが多数用意されているマイクロプロセッサにおいては切り替えスイッチ７を削除し電気信号２５ａ〜２５ｎを各Ａ／Ｄ変換入力とすることも勿論可能である。但し、一般的に逆の処理つまりディジタル／アナログ変換回路に多数のポートを用意しているものは少なく本例のようにＰＷＭ（パルス幅変調）出力（と通常のディジタル出力との兼用）としている場合が多い。従ってこの多数のＰＷＭ出力を上手に使い、且つＰＷＭに同期したデータサンプリング手法を使いこなすことが本件のひとつの主眼となっている。更に、一般的にパルス幅変調波の発生動作とアナログ／ディジタル変換器６の変換動作等はマイクロプロセッサ１内演算手段５の演算動作と独立して行われた方がプログラミングは容易となる。例えば、図６に示すようにほぼ一定周期で第１データ〜第ｎデータまでの一連のデータ演算が行われるように巡回プログラムを動作させたり、周期的にタイマ割り込みがかかるようプログラムさせることが可能である。この場合周期的な演算開始トリガ信号２１０を発生させるタイミング発生手段２００はプログラムを実行し巡回演算させる処理回路であったり、タイマであったりする。いずれの場合においても変調パルス出力やアナログ／ディジタル変換器動作への同期化も可能であるし、これらとは非同期で演算処理することも可能である。
【００１７】さて次に図７の要部波形図（と前記図３と）によりＰＷＭ電気信号２０ａ〜２０ｎから多数のリニアソレノイド１６ａ〜１６ｎを駆動し、精度良く電流を検出する構成の詳細な動作説明を行う。まず、変調パルス発生手段３は前記した演算手段からのデータ群(８１)Ｈ，(ＦＦ)Ｈ，…(０３)Ｈに従ったＰＷＭ（パルス幅変調）信号を発生する。本例で８ビットのＰＷＭを想定し、(ＦＦ)Ｈで１００％デューティー(００)Ｈで０％とすると、完全にパルスが消失しない範囲でデューティー設定を行う。即ち周期ΔｔＨａ＋ΔｔＬａは一定でありΔｔＨａ／（ΔｔＨａ＋ΔｔＬａ）なる比（デューティー）が信号（データ）２９によって制御される。ここでは簡単のために(ＦＦ)Ｈなら(ＦＥ)Ｈに、(００)Ｈなら(０１)Ｈに置換することとする。即ちデューティーの上下限リミッタを設定することとなる。この操作により、後述のサンプリングホールド動作保証のために、トリガ信号の消失を回避するのである。
【００１８】さて遅延・タイミング制御ブロック１０ａ〜１０ｎは、入力された電気信号２０ａ〜２０ｎの立ち上がり及び立ち下がりエッジをトリガとして一定時間（図３のΔｔ１）遅延した信号２１ａ〜２１ｎを発生する。この動作は一般的なカウンタ回路を用い、クロック発生手段２からのクロック信号(信号３６)を計数することで容易に実現できる。次に、遅延・タイミング制御ブロック１０ａ〜１０ｎは電気信号２０ａ〜２０ｎの立ち下がりエッジからの遅延時間を計測すると同時にやはりΔｔ１のパルス幅を有する信号２６ａ〜２６ｎを発生する。この信号はサンプリングホールド手段１２ａ〜１２ｎのサンプリング時間を規定するパルスとして用いられる。従ってΔｔ１＋Δｔ２は周期ΔｔＨａ＋ΔｔＬａに一致する。
【００１９】バッテリ１８からの電流供給のオン／オフ制御信号となる。つまり先に述べた信号２１ａ〜２１ｎはスイッチ手段１１ａ〜１１ｎに入力されハイ（高電位）時にバッテリ１８からリニアソレノイド１６ａ〜１６ｎへの電流流入をオンさせる。この時リニアソレノイド１６ａ〜１６ｎのインダクタンス分により電流は徐々に増加し、従ってこれを抵抗１５ａ〜１５ｎの両端電位差として検知した電圧信号は２４ａ〜２４ｎに示すように上昇する。複数のブロックは同様の構成であるため、抵抗１５ａ〜１５ｎの両端２２ａ−２３ａ，２２ｂ−２３ｂ，…，２２ｎ−２３ｎは全て(差動)増幅器１３ａ〜１３ｎによって増幅されて２４ａ〜２４ｎに変換される訳である。次に電気信号２１ａ〜２１ｎがロウ(低電位)に反転するとスイッチ手段１１ａ〜１１ｎを遮断せしめる。するとリニアソレノイド１６ａ〜１６ｎに貯まったエネルギーは、引き続き電流を流そうと作用するため、ダイオード１４ａ〜１４ｎを介して還流電流を生ずる。これにより電位２４ａ〜24ｎは、電気信号２１ａ〜２１ｎロウ時には徐々に減少するカーブを描く。サンプリングホールド手段１２ａ〜１２ｎは電気信号２６ａ〜２６ｎがハイとなった時点の電気信号２４ａ〜２４ｎを通過させ、信号２６ａ〜２６ｎがロウに反転しても２４ａ〜２４ｎの最終電位を保持し続ける。この結果、サンプリングホールドされた電位が２５ａ〜２５ｎに得られる。
【００２０】前記したようにどのデータに対してもＰＷＭ信号２０ａ〜２０ｎにパルスがなくなることがないためエッジをトリガとした上記サンプリングホールド動作は常に行われる。又図３に示したように信号２１ａの最終タイミングに必然的にサンプリングパルス２６ａ〜２６ｎが合致するよう設定できる。
【００２１】ここで図８，図９によって遅延・タイミング制御手段（１０ａ〜１０ｎ）の説明を記す。尚これらは１０ａを例として展開したものであるが１０ｂ，…１０ｎに関しても同様である。又図８は基本的構成、図９はクロック信号の有無を判定する検出器の付加によりクロックがない場合にも最低限の動作をするようにしたものである。１００ａは立ち上がりエッジ検出器、１０１ａは立ち下がりエッジ検出器、１０２ａ，１０３ａはクロック計数カウンタ、１０４ａ，１０５ａはパルス発生器、１０６ａはクロック検出器、１０７ａ，１０８ａはゲート回路である。まず図８において立ち上がりエッジ検出器１００ａは信号２０ａの立ち上がり時点を起点としてカウンタ１０２ａの計数カントを開始させる。この時本例のようにクロック信号３６に同期して要素１００ａを動作させても良いし、クロックに無関係に信号２０ａのエッジのみからタイミングを決定しても良い。勿論後者の場合要素１００ａ，１０１ａへのクロック信号３６の入力は不必要となる。これらトリガが入力され、カウンタ１０２ａあるいは１０３ａが計数動作を行い図７のΔｔ１にあたる時間を計数し、所定の値（クロック周期をΔＣＬＫとするとΔｔ１／ΔＣＬＫ）になった時点で計数動作を終了する。パルス発生器104aにはカウンタ１０２ａの計数完了時にパルスを立ち上げ、カウンタ１０３ａの計数完了時にパルスを立ち下げるよう構成する。このようにしてパルス発生器104aは入力ＰＷＭ信号２０ａを時間Δｔ１分、遅延させた信号２１ａを出力することができる。同様にして、信号２０ａの立ち下がり時点から、カウンタ１０３ａが計数動作完了するまでの時間，ハイになる信号（出力信号２６ａ）をパルス発生器１０５ａにより発生させることができる。以上述べた例においては各遅延量をΔｔ１という単一の値としたが、各カウンタの設定値を異ならせることで自由に設定できることはいうまでもない。さて、図８の例においてクロック信号が半田不良，コネクタ不良等の何らかの異常により入力されないとＰＷＭ信号２０ａの入力にも拘らずカウンタ１０２ａ，１０３ａ等は動作せず、信号２１ａ，２６ａはロウのままとなる。この現象を回避するためにクロック検出器を付加し、クロックが消失した場合にも最低限の出力信号を得られるようにした例を図９に示す。ここで用いるクロック検出器１０６ａは信号２０ａとクロック信号である信号３６ａとを２入力としたブロック図（図１０）と、波形図（図１１）とで説明される。図１０において１３０ａはナンドゲート、１３１ａはカウンタ、１３２ａはデコード手段、１３３ａはインバータ、１３６は発振器、１５０は抵抗、151は容量、１５２はバッファ回路、図１１において１４０〜１４２は時間帯、１４５ａはカウンタ１３１ａのカウント値である。今、デコード手段１３２ａの出力をハイとするカウンタ１３１ａの値を３とすると、カウンタ１３１ａの値が３以外ではハイ、３ではロウとなる信号１２０ａが得られる。一方、クロック発生手段の出力が固定している、つまり異常状態で停止している場合、抵抗１５０と容量１５１とによる微分回路出力はＧＮＤ電位となりバッファ回路１５２の出力はロウ電位固定となる。逆に正常に発振が継続している状態ではバッファ回路にクロック信号が出力され信号ライン３６を介して各ブロックに供給される。図１１に示す時間帯１４０，１４２はクロックが正常、１４１はクロック異常時を示しており、正常時にはカウンタ１３１ａのリセット入力にクロック信号が印加されている。このため、カウンタ１３１ａはデコード手段１３２ａが出力を反転するカウント３に達する以前にリセットされている。しかし、クロックが停止して時間帯１４１のような状態に変化するとカウンタ１３１ａはナンドゲート１３０ａの出力計数を開始する。その後カウンタ１３１ａの値（カウント値１４５ａ）が３になるとデコード手段１３２ａの出力をハイ、インバータ１３３ａの出力をロウとすることにより、ナンドゲート１３０ａの出力をハイに固定してカウンタ１３１ａの計数を停止する。この状態はクロック３６が発生するまで継続し、図１１の時間帯１４２のように再びクロック信号が入力される正常状態ではカウンタ131aのリセットが断続的に印加される状態に回帰する。以上のようにしてクロックが正常時にはハイ、異常停止時にはロウとなる信号１２０ａが発生される。さてこうして得られた信号１２０ａはクロック信号が異常時にロウ，正常時にハイとなる信号である。図９におけるゲート回路１０７ａ，１０８ａは信号１２０ａを制御信号として２入力の内どちらかを選択して信号２６ａ，２１ａのラインに出力するものである。まずゲート回路１０７ａは制御信号１２０ａがハイの場合、つまり正常時にはパルス発生器１０５ａからの出力（サンプリングホールドパルス）を通す。また信号１２０ａがロウの時、つまり異常時にはハイ信号を出力する。そしてゲート回路１０８ａは正常時にパルス発生器１０４ａからの（一定時間Δｔ１分遅延した）信号を通し、異常時にはＰＷＭ信号２０ａをそのまま通過させる。こうしてクロック異常時にサンプリングホールド処理はなされないものの、スイッチ制御を行わせる信号２１ａを常に与えるよう動作する。
【００２２】以上の例においては複数（正整数ｎ個）のソレノイドを制御するものとして説明を加えたが勿論単一のソレノイドにても適用できることは明らかであり、この場合には切り替えスイッチ７は省略でき、切り替えに伴う制御は不要となる。
【００２３】次にブロック図１２により本発明の他の実施例について説明を行う。本例は、外部にロウパスフィルタを設け、変換したアナログ電圧を目標値として同期制御を施すものであり、前出の図３の実施例に比較するとロウパスフィルタ部分を付加することで応答性が若干落ちるがマイクロプロセッサでの処理負担が軽くなる利点を有する。図中、９はマイクロプロセッサ等の内部の通信回路等を有する通信手段、８は保持メモリ、３は変調パルス発生手段、１６０ａ〜１６０ｎはロウパスフィルタ、６１ａ〜６１ｎは誤差増幅手段、６２ａ〜６２ｎは電圧比較，パルス発生器、４０は三角波発生手段、２０ａ〜２０ｎ，５２ａ〜５２ｎ，５４ａ〜５４ｎ,５８ａ〜５８ｎは（電気）信号である。マイクロプロセッサ１は油圧指令信号１９に従って各リニアソレノイドの設定データを単一の電気信号に時分割重畳する。通信手段９はこれを解読し、各ソレノイドのデータに変換する。これらディジタルＤ１，Ｄ２，…Ｄｎを保持メモリ８に保持し目標値とする。変調パルス発生手段３はこれらデータに従って、パルス幅変調したパルス２０ａ〜２０ｎを発生する。次にロウパスフィルタ１６０ａ〜１６０ｎはこれら信号をロウパスすることで矩形波から緩やかに変動するアナログ電圧に変換する。こうして図１２中の信号５２ａ，５２ｂ，…５２ｎは各ソレノイドの目標電圧に変換される。例えばソレノイド１６ａの目標平均電流を０.２ アンペアとした時、抵抗１５ａが０.１ Ωでは抵抗１５ａの端子電圧は２０ミリボルトとなる。これを５倍の利得を有する増幅器１３ａにて増幅した値である１ボルトを目標値とする。誤差増幅手段〜電圧比較パルス発生器〜スイッチ手段を含めた負帰還系の利得を充分高くすれば目標電圧５２ａ，５２ｂ〜５２ｎに近付くよう制御が施される。この時、誤差増幅手段６１ａ〜６１ｎは入力となる５２ａ〜５２ｎと２５ａ〜２５ｎとの電圧差分を増幅して５４ａ〜５４ｎに出力する。電圧比較パルス発生器６２ａ〜６２ｎは信号５４ａ〜５４ｎと三角波信号５３との電圧比較を行ってその結果を矩形波として出力する。ここで電圧比較，パルス発生器６２ａの動作を、図１３のブロック図と図１４の要部波形図とによって説明する（勿論要素６２ｂ〜６２ｎについても同様である）。図１３において８０ａ，８１ａは電圧比較器、８２ａ，８３ａはＤ−フリップフロップ、８５ａは定電圧源、８６ａはインバータ、７０ａ,７１ａ,５３,５４ａ,５５ａは電圧信号である。要素６２ａに帰還された信号５４ａは三角波発生手段４０の出力である信号５３と要素80ａで比較され信号７０ａに整形され論理信号となる。これらはＤ−フリップフロップ８２ａ，８３ａのリセット入力として作用する。一方信号５５ａは定電圧85ａに相当する分必ず54ａより大きくなるため、信号７０ａ，７１ａの立ち上がりエッジ同士或いは立ち下がりエッジ同士には時間間隔が生ずる。信号７１ａはインバータ８６ａによって極性反転させ、信号７２ａとなり、これらは各々Ｄ−フリップフロップのクロック入力端子ｃｋに印加される。Ｄ−フリップフロップ８２ａ，８３ａはｃｋ端子にポジエッジが入力された時点でデータ入力であるハイをＱ出力端子に現出させる。従って２１ａ，２６ａ信号は図１４に示すものとなる。前者の信号２１ａを後段のスイッチ手段制御信号として用い、後者の信号26ａをサンプリングホールド手段１２ａのホールド期間設定パルスとして用いる。するとスイッチ手段をオンするパルス２１ａの最後縁にサンプリングパルス２６ａが位置するように制御することができる。ここで三角波発生手段４０の内部には三角波の最大値及び最小値電圧が存在するのでこの電圧を電圧比較，パルス発生器６２ａ〜６２ｎに渡し、比較対象となる電圧５４ａ〜５４ｎ，５５ａ〜５５ｎをこの範囲内よ抑えることで比較結果出力に矩形波が常に発生するようにし、出力パルスを確保することができる。このように改良したブロック図の例を図１５に、波形図を図１６，図１７に示す。図１５中８７ａは電圧５４ａを入力とし、これが大きく変化した場合にも出力となる５５ａ，５６ａを三角波の振幅内に抑える働きをする。図中のαは動作保証のための余裕電圧を示す。信号５５ａ，５６ａが最も高い状態での各信号の模様を図１６に、最も低い状態での各信号の模様を図１７に夫々示す。図のようにデューティー変化しつつも、如何なる場合にも信号７０ａ，７１ａは矩形波となり動作が確保される。
【００２４】次に本発明の他の実施例についてブロック図１８を用いて説明する。本実施例では、マイクロプロセッサ１のシリアル通信ポートを用いて、各ソレノイドにセットするデータを通信すると共にこれを単一のディジタル／アナログ変換器を同期動作させることで各チャンネルの目標電圧に変換し、更にこれをマイクロプロセッサ外部でパルス幅変調波に再変調しなおす手法を示す。図１８において、４４はマイクロプロセッサ等の内部のシリアル送信手段、４１はシリアル受信手段、３９は同期化手段、４２はディジタル／アナログ変換手段、４３はスイッチ群、６０ａ〜６０ｎは電圧ホールド手段、６１ａ〜６１ｎは誤差増幅手段、62ａ〜６２ｎは電圧比較，パルス発生器、４０は三角波発生手段、４９，５０，５３，５１ａ〜５１ｎ，５２ａ〜５２ｎ，５４ａ〜５４ｎ，５８ａ〜５８ｎは(電気)信号である。マイクロプロセッサ１は油圧指令信号１９に従って各リニアソレノイドの設定データを単一の電気信号に時分割重畳する。シリアル受信手段４１はこれを解読し、各ソレノイドのデータに変換する。これらディジタルデータＤ１，Ｄ２，…Ｄｎは時間軸上連続して並んでいる。従って、ディジタル／アナログ変換手段４２によってアナログ量（電圧）に変換した値は図１９の信号３８の様にＶ１，Ｖ２，…Ｖｎと変化する。この変化と同期してスイッチ群４３を順次切り替え、各チャンネルの電圧目標値に変換する動作について、図１９の要部波形図を用いて以下説明する。前記したディジタル／アナログ変換器４２の出力（図１９の信号３８）は信号５８ａ〜５８ｎにより各チャンネル毎にサンプリングして電圧ホールド手段６０ａ〜６０ｎに保持される。ここで言う電圧ホールド手段６０ａは図２０に示すように電圧ホールド容量６４ａとバッファ回路６３ａによって構成されるアナログ電圧保持器である。すると図示のようにサンプリング信号５８ａ〜５８ｎが時間的にシフトされた周期的信号であるため、時間軸上連続した信号３８が各チャンネル毎に分解されることとなる。こうして図１８の信号５２ａ，５２ｂ，…５２ｎは各ソレノイドの目標電圧に変換される。以下要素６１ａ〜６１ｎ等による負帰還制御に関しては図１２の実施例において述べた動作と同様である。尚、本実施例においてはシリアル受信データ５０を直ちにディジタル／アナログ変換手段４２にて処理する動作にて説明したが、一旦受信データをメモリ手段に格納した後処理しても実現できることは明らかである。
【００２５】
【発明の効果】本発明によれば、マイクロプロセッサの複数の出力ポードとして、一般的なディジタル出力ポート或いはパルス幅変調出力ポートを用いることで、安価に、高精度且つ、高速にリニアソレノイドを制御或いは駆動することが可能となる。これにより、多数のリニアソレノイドの同期制御を可能にし、高精度，効率的且つ安価な制御装置を実現することができる。
|
| 【出願人】 |
【識別番号】０００００５１０８
【氏名又は名称】株式会社日立製作所
|
| 【出願日】 |
平成１１年１１月２日（１９９９．１１．２） |
| 【代理人】 |
【識別番号】１０００７５０９６
【弁理士】
【氏名又は名称】作田 康夫
|
| 【公開番号】 |
特開２００１−１３２８２６（Ｐ２００１−１３２８２６Ａ） |
| 【公開日】 |
平成１３年５月１８日（２００１．５．１８） |
| 【出願番号】 |
特願平１１−３１１９４２ |
|