デジタルバスモニタ―システム

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【発明の名称】	デジタルバスモニタ―システム
【発明者】	【氏名】リーディー．ウェットセル
【要約】	【課題】多数の集積回路を接続するバス上のデータをダイナミックに観察する。【解決手段】アドレスバス、データバス、コントロールバスで接続された集積回路と、アドレスバスとデータバスの一方とコントロールバスに接続され、イベント条件ポートとシリアルポートを有するデータバスモニター装置と、テストデータ入出力、テストクロック、テストモード選択出力、イベント条件入力の信号によりデータバスモニター装置を制御してバスモニターを行うテストバスコントロール装置と、を含むデジタルバスモニターシステム。

【特許請求の範囲】
【請求項１】Ａ；信号のアドレスバス、信号のデータバス、信号のコントロールバスによって共に接続された少なくとも２つの集積回路と、Ｂ；ｉ；信号のコントロールバスに接続された第１クロック入力と、ii；信号のアドレスバスと信号のデータバスのうちの１つに接続されたパラレルポートと、iii；シリアルポートと、iv；イベント条件ポートと、を有する少なくとも１つのデータバスモニター装置と、Ｃ；データバスモニター装置のシリアルポートに接続されたテストデータ出力と、データバスモニター装置のシリアルポートに結合されたテストデータ入力と、データバスモニター装置のシリアルポートに接続されたテストクロック出力と、データバスモニター装置のシリアルポートに接続されたテストモード選択出力と、データバスモニター装置のイベント条件ポートに結合されたイベント条件入力とを有するテストバスコントロール装置と、を含むシステム。
【請求項２】集積回路の少なくとも１つがテストデータ入力と、テストデータ出力と、テストクロック入力と、テストモード選択入力とを含む請求項１記載のシステム。
【請求項３】パラレルポートがオブザーバビリティデータ入力である請求項２記載のシステム。
【請求項４】シリアルポートが、テストデータ入力と、テストデータ出力と、テストクロック入力と、テストモード選択入力とを含み、イベント条件ポートが、イベント条件入力とイベント条件出力とを含み、イベント条件入力はイベント条件出力に結合されており、コントロール装置が、少なくとも１つの集積回路のテストデータ入力とデータバスモニター装置とに接続されたテストデータ出力と、データバスモニター装置のテストデータ出力に結合されたテストデータ入力と、少なくとも１つの集積回路のテストクロック入力とデータバスモニター装置とに接続されたテストクロック出力と、少なくとも１つの集積回路のテストモード選択入力とデータバスモニター装置とに接続されたテストモード選択出力と、データバスモニター装置のイベント条件出力に結合されたイベント条件入力とを含む請求項３記載のシステム。
【請求項５】ｉ；信号のコントロールバスに接続された第１クロック入力と、ii；信号のアドレスバスと信号のデータバスの残りに接続されたオブザーバビリティデータ入力と、iii；データバスモニター装置のテストデータ出力に接続されたテストデータ入力と、iv；テストバスコントロール装置のテストデータ入力に接続されたテストデータ出力と、ｖ；テストバスコントロール装置のテストクロック出力に接続されたテストクロック入力と、vi；テストバスコントロール装置のテストモード選択出力に接続されたテストモード選択入力と、vii；イベント条件出力と、viii；イベント条件出力に結合されたイベント条件入力と、を有する他のデータバスモニター装置を含む請求項４記載のシステム。
【請求項６】両方のデータバスモニター装置のイベント条件出力に接続された入力と、データバスモニター装置のイベント条件入力とテストバスコントロール装置とに接続された出力とを有するＡＮＤゲートを含む請求項５記載のシステム。
【請求項７】Ａ；信号のアドレスバス、信号のデータバス、信号のコントロールバスによって共に接続された少なくとも２つの論理回路であって、該論理回路の少なくとも１つはテストデータ入力、テストデータ出力、テストクロック入力、テストモード選択入力を有するシリアル走査径路を含む、少なくとも２つの論理回路と、Ｂ；ｉ；信号のコントロールバスに接続された第１クロック入力と、ii；信号のアドレスバスと信号のデータバスのうちの１つに接続されたオブザーバビリティデータ入力と、iii；テストデータ入力、テストデータ出力、テストクロック入力、テストモード選択入力を有するシリアル走査径路と、iv；オブザーバビリティデータ入力とシリアル走査径路とに結合され、イベント条件テストプロトコルを実行するために使用された期待された比較データとマスク比較データとを保持するための記憶回路を含むイベント条件回路とを有するデータバスモニター回路と、Ｃ；少なくとも１つの論理回路のテストデータ入力とデータバスモニター回路とに接続されたテストデータ出力を有するシリアル走査径路と、データバスモニター回路のテストデータ出力に結合されたテストデータ入力と、少なくとも１つの論理回路のテストクロック入力とデータバスモニター回路とに接続されたテストクロック出力と、少なくとも１つの論理回路のテストモード選択入力とデータバスモニター回路とに接続されたテストモード選択出力とを含むテストバスコントロール回路と、を含むシステム。
【請求項８】イベント条件回路がイベント条件出力とイベント条件入力とを含み、イベント条件入力がイベント条件出力に結合されており、テストバスコントロール回路がデータバスモニター回路のイベント条件出力に結合されたイベント条件入力を含む請求項７記載のシステム。

【発明の詳細な説明】【０００１】
【産業上の利用分野】本発明は一般的に電子回路に関し、より詳細には多数の集積回路を接続するバス上のデータを観察するデジタルバスモニターに関する。
【０００２】
【従来の技術】従来、ボードデザイン上の集積回路の機能的な相互作用をダイナミックに監視するには高価なテスト装置を必要とした。テスト中に、外部テスターが集積回路間に生じるトランザクションを観察する間集積回路は互いに機能的に作動するようにされる。境界走査等の他の技術では集積回路間の相互接続ワイヤリングのオフラインすなわちスタティックテストが行われるが、集積回路間のバス径路内に生じるアットスピード機能問題の検出には有効ではない。
【０００３】集積回路間を通過するデータをリアルタイムでダイナミックに（すなわち、回路板の正規動作中に）観察する能力により、ボード上の多数の集積回路間の機能的相互作用を監視することができる。高価なテスターや機械的プローブを使用しないと検出できない時間感知及び／もしくは断続的な故障をこのようなテストにより判明することができる。システムデータバスをリアルタイムでダイナミックに観察する能力によりシステム集積、環境チャンバーテスト、遠隔診断テスト及び組込み自己テストが容易になる。
【０００４】従来、集積回路間のデジタルバスをダイナミックに観察する能力は利用することはできなかった。ボードデザイン上の集積回路間信号径路を監視もしくは観察するのに使用する現在のテスト法は高価な外部テスター装置及び信号ノードプローブ機構を使用する必要がある。現在のテスト法に関する一つの問題点は、最新式のボードデザインには集積回路が非常に密に集積されているため信号径路の物理的なプロービングは、不可能とは言わないまでも、非常に困難なことである。もう一つの問題点はボードテスターが外部テスター及びプローブ器具の利用可能性に依存することである。所要のテスト装置を輸送して現場環境においてシステムをサポートするように維持することは非常に高価な問題となることがある。
【０００５】従って、多数の集積回路を持続するバス上のデータをダイナミックに観察するのに使用できるデジタルバスモニター装置に対するニーズが生じた。
【０００６】本発明に従って、従来のデジタルバステスト装置に付随する欠点や問題点を実質的に解消もしくは防止するデジタルバスモニターが提供される。
【０００７】本発明のデジタルバスモニターは集積回路が機能モードにある時に多数の集積回路を接続するバス上のデータを観察するのに使用することができる。入データを受信する入力回路が設けられる。テスト回路が入力回路に接続されて所定状態の検出に応答してデータを分析し記憶する。所定の状態は論理回路からのデータをレジスタやメモリ内に記憶された予期データ語と比較して検出することができる。マスキングデータ語を使用して予期データ語の数ビットをマスクして、マスクされたビットがマッチング操作に含まれないようにすることができる。多数のデジタルバスモニターデバイスを互いに縦続接続に可変幅データバスの観察及びテストを行うことができる。
【０００８】本発明のデジタルバスモニターは従来技術に比べていくつかの技術的利点を提供する。本発明のデジタルバスモニターはボードデザイン内に埋設することができ、ボードのライフサイクルを通じて、生成テストからフィールドサービス及びメンテナンスまで起動することができる。もう一つの利点はデジタルバスモニターはボードの回路の性能を妨げないことである。被モニター信号はデジタルバスモニターを通す必要はなく、単にデジタルバスモニターヘ入力されるため、これらのデバイスの使用中に重大な機能的ペナルティが課せられることはない。
【０００９】本発明の第２の実施例において、第２の所定状態を検出することができ、その時記憶及び分析は中止される。記憶及び分析は第３の所定状態検出後に再開することができ第４の所定状態検出後に停止することができる。
【００１０】本発明のデジタルバスモニターは集積回路がアットスピードで作動している時に多数の集積回路を連結するデータバス上のデータを分析するという利点を提供する。集積回路のアットスピードテストにより見つけられないはずのエラーが検出される。
【００１１】
【実施例】デジタルバスモニター応用図１に本発明のデジタルバスモニター（ＤＢＭ）を使用した模範的回路のブロック図を示す。図１に示すように、２つの集積回路ＩＣｌ１０及びＩＣ２１２が３本のバスにより接続されている。それらは、アドレスバス１４、データバス１６及びコントロールバス１８である。第１のデータバスモニターＤＢＭ１２０がそのＣＫ入力によりコントロールバス１８に接続されており、且つそのＯＤＩ（オブザーバビリティデータ入力）入力を介してデータバス１６に接続されている。第２のデータバスモニターＤＢＭ２２２がそのＣＫ入力を介してコントロールバス１８に接続され、且つそのＯＤＩ入力を介してアドレスバス１４に接続されている。ＤＢＭ１２０及びＤＢＭ２２２はテストデータ入力（ＴＤＩ）及びテストデータ出力（ＴＤＯ）を有するシリアル走査径路接続を介して互いに相互接続されている。ＤＢＭ１２０のＴＤＯはＤＢＭ２２２のＴＤＩに接続されている。ＤＢＭ２０，２２の走査及びオフラインテスト動作の動作コントロールはテストクロック（ＴＣＫ）及びテストモード選定（ＴＭＳ）入力を介して入力される。ＴＤＩ、ＴＤＯ、ＴＣＫ及びＴＭＳ走査径路信号は集積回路に対して推薦されているＩＥＥＥ標準テストとコンパチフルである。各ＤＢＭ２０，２２からＡＮＤゲート２４ヘイベント条件出力（ＥＱＯ）が出力される。ＡＮＤゲート２４の出力は各ＤＢＭ２０，２２のイベント条件入力（ＥＱＩ）へ入力される。ＴＭＳ／ＴＣＫ及びＴＤＩは外部テストバスコントローラ２５により供給することができる。オプションとして、ＴＭＳ／ＴＣＫ及びＴＤＩを内部テスト回路を有するＩＣへ入力することができる。ＴＤＯ及びＥＱＩはテストバスコントローラにより、それぞれＤＢＭ２２及びＡＮＤゲート２４から受信される。
【００１２】動作上、ＤＢＭ２０，２２は２つの集積回路１０，１２間に接続されたバス１４～１８を観察しテストするのに使用される。ＤＢＭデバイスは２つのモードで作動し、それはオフラインテストモード及びオンラインテストモードである。オフラインモードにおいて、ボード回路はテストモードとされ信号モニターコントロールが外部テストバスインターフェイスからＤＢＭ２０及び２２へ入力される。外部テストバスインターフェイスは４つの信号を含み、それらはＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯである。ＴＣＫ及びＴＭＳはそれぞれ外部テストコントローラからのテストクロック及びテストモード選定信号である。ＴＤＩ及びＴＤＯはＩＥＥＥインターフェイス仕様に従うＤＢＭ及び他のデバイスを接続するのに使用するシリアルテストデータ入力及び出力信号である。オンラインモードを使用すると、ボード回路は正規に作動し、図７ａに関して詳説するようにＤＢＭ内部イベント条件モジュール（ＥＱＭ）からモニターコントロールが到来する。
【００１３】図１の模範回路において、ＩＣ１１０はＩＣ２１２ヘアドレス及びコントロール情報を出力し２つの集積回路間でデータを通せるようにする。第１及び第２のＤＢＭ２０，２２が図１の回路に含まれていて、ＩＣ１１０及びＩＣ２１２間のデータ及びアドレス径路を監視することができる。監視されるアドレス及びデータバス信号はＯＤＩを介してＤＢＭへ入力される。図１の回路例にＤＢＭが含まれていない場合には、外部プローブをこれらのデータ回路に接続してＤＢＭにより与えられる信号オブザーバビリティレベルを達成しなければならない。
【００１４】回路がオフラインテストモードとされると、アドレス及びデータバス径路１４，１６を第１及び第２のＤＢＭ２０，２２により監視できるようにＩＣ１１０及びＩＣ２１２を制御することができる。テスト中に、ＩＣ１１０はそのアドレス及びデータバス１４，１６上にデータを出力するようにすることができる。ＩＣ１１０からのデータ及びアドレス出力はＯＤＩ１４，１６入力を介して両ＤＢＭ２０，２２内に捕捉することができる。データは捕捉後、ＤＢＭ１２０のＴＤＩ入力ピンからＤＢＭ２２２のＴＤＯ出力ピンヘのシリアル走査径路を介してシフトアウトして調べることができる。
【００１５】同様に、ＩＣ２１２はデータバス１６上にデータを出力し、データは第１のＤＢＭ２０により捕捉されシフトアウトして調べることができる。このオフラインテストモードにおいて、データを捕捉し走査径路を作動させるコントロールがＴＣＫ及びＴＭＳテストバス入力ピンを介して入力される。
【００１６】図１の回路がオンラインで正規に機能している場合、第１及び第２のＤＢＭ２０，２２は後記する内部ＥＱＭ回路を使用してデータ及びアドレスバス１４，１６を監視し続けることができる。オンラインモニターリング中に、各ＤＢＭデバイス２０，２２の内部ＥＱＭは各ＤＢＭのＯＤＩ入力上に生じるデータを捕捉するコントロール信号を出力する。内部ＥＱＭはＣＫ入力を介して各ＤＢＭへ入力されるＩＣｌ１０からのコントロール信号出力に同期して作動する。いつデータを捕捉するかを知るために、各ＤＢＭ２０及び２２内のＥＱＭ回路はＯＤＩ入力に現れるデータを所定の予期データパターンもしくは１組の予期データパターンと整合させることができるコンパレタ論理を有している。
【００１７】イベント条件ケーパビリティを拡張するために、多数のＤＢＭ（もしくはＥＱＭ、ＥＱＩ及びＥＱＯを含む他のデバイス）を、ＡＮＤゲート２４等の、外部結合ネットワーク２４上で互いに接続して、ある範囲のＤＢＭデバイスにより検出されるイベントによりテストモニター動作の条件をコントロールすることができる。拡張された条件が要求される場合には、各ＤＢＭはそのＥＱＯ出力ピン上に整合状態を出力する。多数のＤＢＭのＥＱＯ出力は外部結合回路２４へ入力されてグローバルイベント条件子（ＥＱＩ）入力信号を発生し、それはそのＥＱＩ入力ピンを介して各ＤＢＭヘフィードバックされる。整合された信号がＥＱＩピン上に入力されると、内部ＥＱＭはテストモニター動作を開始することができる。イベント条件モジュールの動作とプロトコルは、共に１９８９年２月９日付で共に参照としてここに組み入れた米国特許出額第３０８，２７２号“集積回路のイベント条件テストアーキテクチュア”及び米国特許出願第３０８，２７３号“集積回路のイベント条件テストプロトコル”に記載されている。
【００１８】テストバスコントローラ２５がＤＢＭ（及び他のデバイス）を通るデータのシフトをコントロールすることができる。結合されたＥＱＩ信号はテストバスコントローラ２５により監視されて、ある状態が発生する時を決定する。一つもしくはそれ以上の状態に応答して、テストバスコントローラはＤＢＭ及び他のデバイスに記憶されたデータを走査することができる。テストプロトコル及び状態については図７ｂ～図７ｅに関して後記する。
【００１９】デジタルバスモニターアーキテクチュア図２に本発明のＤＢＭのブロック図を、一般的に番号２０で示す。ＤＢＭ集積回路はテストセルレジスタコントロール回路（ＴＣＲコントロール）２６、テストセルレジスタ（ＴＣＲ）２８、メモリバッファ３０（メモリ）、イベント条件モジュール（ＥＱＭ）３２、バイパスレジスタ（バイパス）３４、コマンドレジスタ（コマンド）３６、及びテストポート３８を具備している。ＤＢＭ２０は次の入出力を有している。フィードバック入力（ＦＢＩ）、ＯＤＩ、ＥＱＩ、クロック１（ＣＫ１）、クロック２（ＣＫ２）、ＴＤＩ、ＴＭＳ、ＴＣＫ、フィードバック出力（ＦＢＯ）、ＥＱＯ、及びＴＤＯ。ＦＢＩはＴＣＲ２８へ入力される。ＯＤＩはＴＣＲ２８及びメモリヘ入力され、ＥＱＩはＥＱＭ３２へ入力される。第１のマルチプレクサ（ＭＸ１）４０がＣＫ１及びＣＫ２から入力を受信して、ＥＱＭ３２へＣＫｌ／２信号を出力する。ＴＤＩはコマンドレジスタ３６、バイパス３４、ＥＱＭ３２、メモリ３０、ＴＣＲ２８及びＴＣＲコントロール２６へ入力される。ＴＭＳ及びＴＣＫ信号はテストポート３８へ入力される。コマンドレジスタ３６はテストポート３８、ＭＸ１４０、第２のマルチプレクサ（ＭＸ２）４２、バイパスレジスタ３４、ＥＱＭ３２、メモリバッファ３０、ＴＣＲ２８及びＴＣＲコントロール２６ヘコマンドバス４４を介して接続されている。テストポート３８は第３のマルチプレクサ（ＭＸ３）４６、コマンドレジスタ３６、バイパスレジスタ３４、ＥＱＭ３２、メモリ３０、ＴＣＲ２８及びＴＣＲコントロール２６ヘテストバス４８を介して接続されている。データレジスタＴＣＲコントロール２６、ＴＣＲ２８、メモリ３０、ＥＱＭ３２及びバイパス３４のシリアル出力はコマンドバス４４からの信号によりコントロールされるＭＸ２４２の入力に接続されている。ＭＸ２４２の出力はＭＸ３４６の第１の入力に接続されている。ＭＸ３４６の他方の入力はコマンドレジスタ３６のシリアルデータ出力から受信される。ＭＸ３４６の出力はＴＤＯ出力に接続されている。ＥＱＯ出力はＥＱＭ３２により供給され、ＦＢＯ出力はＴＣＲ２８から受信される。ＴＣＲ２８はコントロールバス５０を介してＴＣＲコントロール２６からコントロール信号を受信する。ＥＱＭ３２はＥＱＭバス５２を介してメモリ３０及びＴＣＲ２８へ信号を出力する。ＥＱＭ３２はＴＣＲバス５４を介してＴＣＲ２８から信号を受信する。
【００２０】ＤＢＭアーキテクチュアは４線テストバス入力（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ）及び推薦されたＰ１１４９．１ＩＥＥＥ標準に一致する多数の内部走査径路の並列アクセスを有している。ＴＭＳ及びＴＣＫ入力を介してテストポート３８ヘコントロールが入力されると、コマンドレジスタ３６もしくは選定可能なデータレジスタ２６～３４の中の一つを介してＴＤＩ入力からＴＤＯ出力ヘシリアルデータがロードされてシフトインされる。
【００２１】テストポート３８は外部ＴＭＳ及びＴＣＫを介して入力されるテストバスプロトコルに応答し、データをロードしてコマンドレジスタ３６もしくは５つの選定可能なデータレジスタ２６～３４の中の一つを介してシフトする。コントロールバス４４を介したコマンドレジスタ３６からのコントロール入力はテストポート３８へ入力される。このコントロール入力によりデータレジスタ走査動作中に選定データレジスタ２６～３４へクロックを出力することができる。選定されたデータレジスタクロック出力はオフラインテストモニター動作中にＥＱＭ３２及び／もしくはＴＣＲ２８をコントロールするのに使用することができる。データおよびコマンドレジスタクロック出力は、他のコントロール信号と共に、コントロールバス４８を介してテストポート３８から出力される。
【００２２】選定されると、コマンドレジスタはコントロールバス４８を介してテストポート３８からコントロールを受信しＴＤＩ入力からＴＤＯ出力へデータをシフトする。コマンドレジスタ３６へシフトされる命令はマルチプレクサＭＸ２４２及びＭＸ３４６を介してＴＤＯ出力に接続されるデータレジスタ２６～３４の中の１個を選定するのに使用される。選定されると、データレジスタはコントロールバス４８を介してテストポート３８からコントロールを受信しＴＤＩ入力からＴＤＯ出力ヘデータをシフトすることができる。走査アクセスのためのデータレジスタを選定する外に、コマンドレジスタ３６内の命令はＤＢＭ２０内でテストモニター動作を実行するのに必要なコントロールを出力することができる。
【００２３】バイパスレジスタ３４は１個の走査セルを具備している。コマンドバス４４及びコントロールバス４８を介して選定されると、バイパスレジスタ３４はＴＤＩ入力を一つのシフトレジスタ段を介してＴＤＯ出力に接続する。バイパスレジスタ３４はＤＢＭを介した短縮走査径路を提供するのに使用される。
【００２４】ＥＱＭ３２はオンラインテスト監視動作中にＴＣＲ２８及びメモリ３０の動作制御に使用される回路である。ＥＱＭ３２は外部ＥＱＩ入力からの入力、ＭＸ１４０からの選定可能なクロック出力信号、ＴＣＲ２８からの比較項（ＣＴＥＲＭ）信号出力、コマンドパス４４及びコントロールバス４８からの入力を受信する。ＥＱＭ３２はバス５２を介してＴＣＲ２８及びメモリ３０ヘテストコントロール信号を出力し、且つ外部ＥＱＯ出力信号上に比較結果を出力する。ＥＱＭ３２については図７ａに関して詳細に説明する。
【００２５】メモリ３０はテストモニター動作中に入データを記憶するのに使用される。メモリ３０は外部ＯＤＩからの入力、コマンドバス４４、ＥＱＭバス５２及びコントロールバス４８から入力を受信する。
【００２６】ＴＣＲ２８はテストモニター動作中に入データを捕捉もしくは圧縮するのに使用される。ＴＣＲ２８は外部ＦＢＩ信号、外部ＯＤＩ入力、コマンドバス４４、ＥＱＭバス５２及びコントロールバス４８から入力を受信する。ＴＣＲは外部ＦＢＯ信号及びＣＴＥＲＭ信号をＥＱＭ３２へ出力する。
【００２７】ＴＣＲコントロールレジスタ２６はＯＤＩ入力をマスクオフするのに使用する構成信号をＴＣＲ２８に記憶し、ＴＣＲの多項タップ構成を選定しＴＣＲ２８を調整して他のＤＢＭデバイス内のＴＣＲと縦続接続するのに使用される。ＴＣＲコントロールレジスタ２６はコマンドバス４４及びコントロールバス４８から入力を受信する。ＴＣＲコントロールレジスタ２６はバス５０を介してＴＣＲ２８ヘコントロールを出力する。
【００２８】ＭＸ１４０はＥＱＭ３２に与えられる２つの外部クロック入力の一方を選定するのに使用される。ＭＸ１４０は一つの出力、ＣＫｌ／２及び２つの入力、外部ＣＫ１入力及び外部ＣＫ２入力を有している。ＭＸ１４０はコマンドバス４４を介してコマンドレジスタ３６によりコントロールされる。利用可能なピンに従って、２つよりも多くの外部クロックをＤＢＭ２０へ入力できることをお判り願いたい。付加クロックによりＤＢＭは多数のタイミングソースと同期化することができる。
【００２９】ＭＸ２４２はＭＸ３４６へ入力される５つの選定可能なデータレジスタ２６～３４からのシリアル出力の一つを選定するのに使用される。ＭＸ２４２はバイパスレジスタ３４、ＥＱＭ３２、メモリ３０、ＴＣＲ２８及びＴＣＲコントロールレジスタ２６からのシリアルデータ出力からその出力を選定し、コマンドバス４４を介してコマンドレジスタ３６によりコントロールされる。
【００３０】ＭＸ３４６はコマンドレジスタ３６もしくはＭＸ２４２からのシリアルデータ出力を外部ＴＤＯ出力に接続するのに使用される。ＭＸ３はテストバス４８を介してテストポート３８により制御される。
【００３１】ＤＢＭ入出力記述図２のＤＢＭのＴＤＩ入力及びＴＤＯ出力は、先行するデバイスのＴＤＯ出力がＤＢＭのＴＤＩ入力を駆動し後続デバイスのＴＤＩ入力がＤＢＭのＴＤＯ出力により駆動されるように配線されている。ＴＣＫ及びＴＭＳ入力信号は多数のＤＢＭもしくは他のデバイスと並列に同じ標準テストバスインターフェイスに接続されている。この相互接続図の一例を図１に示す。
【００３２】図２のＤＢＭのＯＤＩ入力は被監視デジタルバス径路に接続されている（図１参照）。説明の目的で、ＤＢＭ２０は１６ビットのＯＤＩ入力バス幅を有し１６ビット幅のバスを同時に監視できるものと仮定する。しかしながら、ＤＢＭはより広いＯＤＩ入力バス幅で設計して１６ビットよりも広いバスを監視することができる。１６ビットＤＢＭを縦続接続すれば、３２、４８、６４等のバス幅を監視することができる。また、一連のＤＢＭを互いに縦続接続しＤＢＭのＦＢＩ及びＦＢＯ信号ピンに適切なフィードバック配線接続を行うことにより、内部ＴＣＲのデータ圧縮ケーパビリティを１６ビットの倍数に拡張することができる。
【００３３】ＤＢＭのＣＫｌ及びＣＫ２入力ピンはＯＤＩ入力上に発生する妥当なデータと同期的なシステムクロックソースに接続されている。２つのクロック入力、ＣＫｌ及びＣＫ２、によりオンライン監視中に使用される可能な２つのクロックソース入力の一方を選定することができる。選定されたクロックソースはＭＸ１４２へ通されＥＱＭ３２へ入力される。オンライン監視中に、ＥＱＭ３２は選定クロック入力と同期的に作動してＴＣＲ２８及び／もしくはメモリ３０ヘコントロールを送出しＯＤＩ入力上に現れるデータを捕捉する。所望ならば、図示する２つのクロック信号の他にクロック信号もしくは他のコントロール信号をＤＢＭへ入力することができる。
【００３４】ＤＢＭのＥＱＩ入力及びＥＱＯ出力は外部論理及び図１に示すＡＮＤゲート２４からなるフィードバックネットワークと接続されている。外部フィードバックにより多数のＤＢＭ及び／もしくはイベント修飾アーキテクチュアを含む他のデバイスが一緒に修飾動作及びオンラインテスト動作を行うことができる。図１には結合回路に対するＡＮＤゲート２４を図示したが、外部フィードバックネットワーク用のＯＲゲート等の他の論理回路を使用することもできる。例えば、ＥＱＯ信号が整合に応答して論理“１”を出力する場合には、ＡＮＤゲートはオール１の発生を検出する。しかしながら、ＥＱＯ信号が整合に応答して論理“０”を出力する場合には、ＯＲゲートを使用してオール０を検出することができる。
【００３５】テストポート図３ａにテストポートのデザインを示す。テストポートはコントロール部５６及びクロック選定部５８からなっている。コントロール部はＴＭＳ及びＴＣＫ入力から外部コントロールを受信してロード／シフト（Ｌ／Ｓ）コントロール出力上の内部コントロール、命令クロック出力（ＩＲＣＫ）及びデータクロック出力（ＤＲＣＫ）を出力する。実施例において、コントロール部５６は推薦されたＩＥＥＥテストバス標準プロトコルに合致してコマンドレジスタ３６もしくは選定データレジスタ２６～３４を介してデータをロードしシフトする。クロック選定部はコマンドバス４４及びＤＲＣＫから入力を受信し、コントロールバス４８上へ５つのクロック（ＤＲＣＫ１～ＤＲＣＫ５）を出力する。
【００３６】図３ｂにおいて、Ｌ／Ｓコントロール出力がハイでＩＲＣＫクロックが加えられるとコマンドレジスタ上でロード動作が生じる。ロード動作が生じると、Ｌ／Ｓコントロール出力がローに設定され各ＩＲＣＫクロック出力中にロードされるデータをシフトアウトする。シフト動作が完了すると、ＩＲＣＫクロック出力はローに設定されＬ／Ｓ出力はハイに戻る。
【００３７】図３ｃにおいて、Ｌ／Ｓ出力がハイでＤＲＣＫクロックが加えられると選定データレジスタ２６～３４上でロード動作が生じる。ロード動作が生じると、Ｌ／Ｓコントロール出力がローに設定され各ＤＲＣＫクロック出力中にロードされるデータをシフトアウトする。シフト動作が完了すると、ＤＲＣＫ出力がローに設定されＬ／Ｓ出力はハイに戻る。
【００３８】コマンドレジスタ３６ヘロードされる命令はデータレジスタ走査動作中にどのデータレジスタ２６～３４がクロック入力を受信するかを選定する。データレジスタクロック（ＤＲＣＫｌ～５）の一つを選定するコントロールがコマンドバス４４を介して選定論理５８へ入力される。選定されたデータレジスタクロックはデータレジスタ走査動作中にＤＲＣＫと共に遷移する。
【００３９】コマンドレジスタ図４にコマンドレジスタ３６のデザインを示す。コマンドレジスタ３６はテスト命令を記憶するのに使用される。コマンドレジスタ３６はＴＤＩ入力上のシリアル入力及びコントロールバス４８上のＬ／Ｓ及びＩＲＣＫ信号を介したテストポート３８からのコントロール入力を受信する。コマンドレジスタ３８はＴＤＯ出力信号上にシリアルデータを出力する。コマンドレジスタは相互接続されてシフトレジスタを形成する一連の走査セルを具備している（図５参照）。
【００４０】命令レジスタ走査動作中に、テストポート３８からのＬ／Ｓ及びＩＲＣＫ出力が励起されコマンドレジスタ３６を介してＴＤＩ入力からＴＤＯ出力ヘデータをロードしてシフトする。ロード動作中に、Ｌ／Ｓ及びＩＲＣＫ入力によりコマンドレジスタセルは２：１マルチプレクサの一入力に付随するデータをロードする。ロードされるデータは固定２進パターンもしくは可変状態入力とすることができる。ロード動作の後に、Ｌ／Ｓコントロール入力は２：１マルチプレクサの他方の入力を選定して走査セルを一緒にリンクし、ＤＢＭ及び命令レジスタを介してＴＤＩ入力からＴＤＯ出力ヘ、次にＭＸ３４６へデータをシフトし、そこでデータは選択的にＴＤＯ信号へ出力される。
【００４１】バイパスレジスタ図５にバイパスレジスタ３４のデザインを示す。バイパスレジスタ３４は１個の走査セル６０を具備し、ＤＢＭのデータ走査径路を僅か１ビット長に短縮するのに使用される。走査セル６０は２：１マルチプレクサ６２及びＤフリップフロップ６４を具備している。選定されると、走査セル６０はコントロールバス４８を介してテストポート３８からＬ／Ｓ及びＤＲＣＫ１コントロール入力を受信し、２：１マルチプレクサ６２の一入力に付随するデータをロードする。ロード動作の後に、Ｌ／Ｓコントロール入力１０１は２：１マルチプレクサ６２の他方の入力を選定し、ＴＤＩ入力からのＤＢＭ２０を介したデータをバイパスレジスタ３４走査セルを介してバイパスレジスタ３４のＴＤＯ出力ヘシフトし、次にＭＸ２４２及びＭＸ３４６を介してＤＢＭ２０のＴＤＯ１０６出力ヘシフトする。
【００４２】ＴＣＲコントロールレジスタ図６にＴＣＲコントロールレジスタ５０のデザインを示す。ＴＣＲコントロールレジスタ５０は図５に示すバイパス走査セル６０と同様な一連の走査セルを具備している。ＴＣＲコントロールレジスタ５０はＴＤＩ入力上のシリアル入力及びコントロールバス４８上のＬ／Ｓ及びＤＲＣＫ５信号を介したテストポート３８からのコントロール入力を受信する。ＴＣＲコントロールレジスタ５０はＴＤＯ出力信号上にシリアルデータを出力する。選定されると、ＴＣＲコントロールレジスタ内の走査セルはＬ／Ｓ及びＤＲＣＫ５コントロール信号を受信して２：１マルチプレクサの一入力に付随するデータをロードする。ＴＣＲコントロールレジスタ５０において、Ｌ／Ｓがハイの時に選定されるマルチプレクサ入力が走査セルのＱ出力に付随されロード動作中にセルがその現在状態に維持されるようにする。ロード動作の後に、Ｌ／Ｓコントロール入力は２：１マルチプレクサの他方の入力を選定して走査セルを一緒にリンクし、ＴＤＩ入力からのＤＢＭを介したデータをＴＣＲコントロールレジスタを介してＴＤＯ出力ヘシフトし、次にＤＢＭのＴＤＯ出力ヘシフトする。
【００４３】イベント条件モジュール図７ａにＥＱＭ３２のブロック図を示す。ＥＱＭは７つの信号を受信する。それらはＴＤＩ、Ｌ／Ｓ、ＤＲＣＫ２、（ＴＣＲ２８からの）ＣＴＥＲＭ、ＥＱＩ、（コマンドレジスタ３６からの）ＥＱＥＮＡ及びＣＫ１／２である。ＥＱＭ３２は６つの出力を有しており、それらはＥＱＯ、ＥＸＰＤＡＴ０～１５、ＣＭＰＭＳＫ０～１５、ＴＧＡＴＥ、ＴＤＯ、及びＳＹＮＣＫである。ＳＹＮＣＫ出力はＡＮＤゲート６６から発生され、ＴＧＡＴＥ、ＥＱＥＮＡ及びＣＫｌ／２の入力を有している。ＥＱＭの詳細説明は前記米国特許出願第３０８，２７２号に記載されている。
【００４４】ＥＱＭ３２はＥＱＭコマンドレジスタ、イベントループカウンタ、構成ビットレジスタ、開始及び停止予期比較データレジスタ、開始及び停止マスク比較データレジスタを含む走査径路を有している。選定されると、コントロールバス４８を介したテストポート３８からのＬ／Ｓ及びＤＲＣＫ２コントロール入力によりＥＱＭ走査径路はＴＤＩ入力からＥＱＭ３２を介してＥＱＭ３２のＴＤＯヘデータをロード旦つシフトし、次にＭＸ２４２及びＭＸ３４６を介してＤＢＭ２０のＴＤＯ出力ヘシフトする。
【００４５】ＥＱＭ３２は内部ＣＴＥＲＭ信号及び外部ＥＱＩ信号からの状態入力を受信する。ＥＱＭ３２はこれら２つの状態入力の選定された一方の状態入力に応答してオンラインイベント条件テストモニター動作を実行する。ＥＱＭは図２のＭＸ１４０のＣＫｌ／２出力からの外部クロック入力を受信する。オンラインイベント条件テストモニター動作の実行中に、ＥＱＭ３２はＣＫｌ／２入力と同期して作動する。ＥＱＭ３２はコマンドバス４４のＥＱＭイネーブル（ＥＱＥＮＡ）信号出力からの入力を受信する。ＥＱＥＮＡがハイであると、（ＥＱＭ３２内部の）ＥＱＭコントローラは、状態入力に応答して、イネーブルされて所要のコントロールを出力しＴＣＲ及び／もしくはメモリバッファ内でイベント条件テストモニター動作を実行する。
【００４６】ＥＱＥＮＡがハイに設定されると、ＥＱＭがイネーブルされて予期比較データ（ＥＸＰＤＡＴ）及びマスク比較データ（ＣＭＰＭＳＫ）をＴＣＲ２８へ出力する。ＯＤＩ上に生じる入力信号を予期入力パターンと比較するのにＥＸＰＤＡＴパターンが使用される。一つ以上のＯＤＩ入力信号の比較動作を実施される比較動作に影響を及ばさない所ヘマスクオフするのにＣＭＰＭＳＫパターンが使用される。実施例において、ＥＱＭ３２は多数組のＥＸＰＤＡＴ及びＣＭＰＭＳＫデータパターンを保持する記憶装置を有している。
【００４７】ＯＤＩ入力上の入データとＥＸＰＤＡＴ間の整合が見つかると、ＥＱＭ３２はＴＧＡＴＥ出力上にハイ論理レベルを出力する。ＴＧＡＴＥ出力はＴＣＲ２８及びメモリ３０へ通されてテストモニター動作を行うことができる。ＴＧＡＴＥ出力がハイであると、図７ａのＡＮＤゲート６６がイネブルされてＳＹＮＣＫ信号へＣＫｌ／２クロック入力が通される。ＳＹＮＣＫ信号はＴＣＲ２８及びメモリ３０へ通されてオンラインテストモニター動作のクロックを与える。さらに、ＥＱＭ３２は外部ＥＱＯ出力信号の整合状態の発生を出力して近くのデバイスに整合を知らせる。ＥＱＯ信号は図１に示す外部ＡＮＤフィードバックネットワーク２４を使用してよりグローバルなイベント条件テスト動作を行なわせるのに使用することができる。
【００４８】ＥＱＭ３２は４種のイベント条件テストプロトコルを実施することができる。４種の各プロトコルのタイミング図を図７ｂ、図７ｃ、図７ｄ及び図７ｅに示す。プロトコル１動作により状態入力に応答した一つのテストモニター動作を実施することができる。プロトコル２動作により状態入力が存在する時にテストモニター動作を実施することができる。プロトコル３動作により開始状態入力と停止状態入力間の期間にわたってテストモニター動作を実施することができる。プロトコル４動作により、第１の状態入力で開始し、第２の状態入力で休止し、第３の状態入力で再開し、第４の状態入力で停止するテストモニター動作を実施することができる。全てのプロトコルはＥＱＭの内部イベントループカウンタにより決定される所定の回数だけ繰り返すことができる。ＥＱＭの動作とそのプロトコルは前記米国特許出願第３０８，２７２号及び米国特許出願第３０８，２７３号に記載されている。
【００４９】メモリバッファ図８にメモリバッファ３０のブロック図を示す。メモリバッファ３０はコントロールバス４８を介したＬ／Ｓ及びＤＲＣＫ３、コマンドバス４４を介したＭＯＤＥ１、ＥＮＡ、ＣＮＴＥＮ、ＤＩＳＥＬ及びＬＤＳＥＬ、ＥＱＭバス５２を介したＳＹＮＣＫ及びＴＧＡＴＥ信号、ＴＤＩ信号及び（１６ビットで示す）ＯＤＩ信号を受信する。メモリバッファ３０はＴＤＯ信号を出力する。第１のマルチプレクサ６８はデータレジスタ７０及びＲＡＭメモリ７２から受信する入力を有している。第１のマルチプレクサ６８はＬＤＳＥＬ信号の制御の元にある。第１のマルチプレクサ６８の出力はデータレジスタ７０に接続されている。第２のマルチプレクサ７４の一方の入力はデータレジスタ７０に接続されており他方の入力はＯＤＩ信号に接続されている。第２のマルチプレクサの出力はＤＩＳＥＬ信号の制御下にあるＲＡＭ７２に接続されている。Ｌ／Ｓ信号はＥＮＡ信号と共にＡＮＤゲート７６に接続されている。ＡＮＤゲート７６の出力はＴＧＡＴＥ信号と共に第３のマルチプレクサ７８に接続されている。ＤＲＣＫ３信号及びＳＹＮＣＫ信号は第４のマルチプレクサ８０へ入力される。第３及び第４のマルチプレクサ７８，８０は共にＭＯＤＥ１信号によりコントロールされる。第３のマルチプレクサ７８の出力はＲＡＭ７２のライトイネーブル１０に接続されている。第４のマルチプレクサ８０の出力はＲＡＭ７２のリード／ライトピン（ＷＲ）に接続されている。第４のマルチプレクサ８０の出力はデータレジスタ７０及びアドレス／カウンタ８１にも接続されている。アドレス／カウンタ８１の出力はＲＡＭ７２のアドレスピンに接続されている。アドレス／カウンタ８１はＬ／Ｓ信号、ＣＮＴＥＮ信号及びデータレジスタ７０にも接続されている。ＴＤＯ信号はアドレス／カウンタ８１からも出力される。データレジスタ７０は第４のマルチプレクサ８０の出力であるＬ／Ｓ信号及びＴＤＩ信号にも接続されている。
【００５０】メモリバッファ３０はスタティツクデザインランダムアクセスメモリ（ＲＡＭ）７２、走査径路、及び所要のインターフェイス論理及びマルチプレクサを具備している。ＲＡＭメモリ７２はＯＤＩ入力信号数に等しいデータ入力幅及び最大データ記憶に充分な深さを有している。走査径路はデータレジスタ７０及びアドレス／カウンタ８０からなっている。選定されると、コントロールバス４８を介したテストポート３８からのコントロール入力Ｌ／Ｓ及びＤＲＣＫ３により、走査径路はＴＤＩからデータレジスタ７０及びアドレス／カウンタ８１を介してメモリ３０のＴＤＯ出力ヘデータをロード且つシフトし、次にＭＸ２４２及びＭＸ３４６を介してＤＢＭ２０のＴＤＯ出力ヘシフトする。走査動作中に、バス４４からのＭＯＤＥ１入力はＤＲＣＫ３入力が第４のマルチプレクサ８０を通って走査径路のデータレジスタ７０及びアドレス／カウンタ８１部をクロックできるように設定される。
【００５１】メモリ読取命令中に、走査径路ロード及びシフト動作はＲＡＭ７２の内容を抽出するのに使用される。この命令中に、コマンドバス４４からのＥＮＡ入力はローとなつてＲＡＭ書込動作をディセーブルし、コマンドバス４４からのロード選定（ＬＤＳＥＬ）信号により第１のマルチプレクサ６８が設定されて、走査径路のデータレジスタ７０はアドレス／カウンタ８１によりアドレスされるメモリ位置をロードすることができる。走査ロード動作中、アドレス／カウンタ部８１はその現在状態にとどまる。ロード動作後、Ｌ／Ｓ入力はローに設定され走査はＲＡＭデータ位置をシフトアウトして次の走査径路ロード／シフト動作中に読み取られる次のＲＡＭアドレスを読み取り且つシフトアウトすることができる。この走査径路ロード／シフトプロセスは全てのＲＡＭメモリ位置がロードされ且つシフトアウトされるまで繰り返される。
【００５２】メモリ書込命令中に、走査径路ロード及びシフト動作はＲＡＭ７２ヘデータをロ一ドするのに使用される。この命令中に、第１のマルチプレクサ６８はＬＤＳＥＬ入力により設定されてロード動作中に走査径路のデータレジスタ７０をその現在状態にとどまらせることができる。また、第２のマルチプレクサ７４はコマンドバス４４からのデータ入力選定（ＤＩＳＥＬ）信号により設定され、走査径路のデータレジスタ７０内のデータによりＲＡＭ入力を駆動することができる。また、コマンドバス４４からのＥＮＡ入力はハイに設定され、走査径路ロード動作中にＲＡＭ７２はデータ入力を受信することができる。ロード動作中に、ＲＡＭ書込イネーブル（ＷＥ）入力はハイであるＥＮＡ及びＬ／Ｓ入力によりハイとされ、ＤＲＣＫ３クロックパルスによりＲＡＭ７２は第２のマルチプレクサ７４からのデータ人力をアドレス／カウンタ８１によりアドレスされる位置へ受信することができる。ロード動作の後、走査径路は次のデータ及びアドレスパターンをロードするようにシフトされる。シフト動作中にＬ／Ｓ入力はローとなるため、ＷＥ入力はローとなりシフト中に生じるＤＲＣＫ３入力によりさらにＲＡＭ書込動作が行われることはない。このロード／シフトプロセスはＲＡＭメモリが充満されるまで繰り返される。
【００５３】オフラインデータバッファリング動作中に、コマンドバス４４からのＣＮＴＥＮ入力はハイに設定されアドレス／カウンタはカウントアップ動作を行うことができる。ＭＯＤＥ１入力はＤＲＣＫ３入力が第４のマルチプレクサ８０を介してＲＡＭのＷＲ入力、データレジスタ７０、及びアドレス／カウンタ８１を駆動できるように設定される。ＬＤＳＥＬ入力はＤＲＣＫ３クロックが加えられる時にデータレジスタ７０がその現在状態にとどまるように設定される。また、ＭＯＤＥｌによりＥＮＡ及びＬ／Ｓ信号のハイ論理レベル入力は第３のマルチプレクサ７８を介してＲＡＭＷＥ入力を励起することができる。ＤＩＳＥＬ入力は第２のマルチプレクサ７４を介してＲＡＭ７２へＯＤＩ信号を入力できるように設定される。
【００５４】データバッファリング動作を実行する前にアドレス／カウンタ８１はゼロに設定される。オフラインデータバッファリング中に、ＴＭＳ及びＴＣＫ信号を介した外部コントロール入力がＤＲＣＫ３出力のクロックパルスを励起できるようにテストポート３８が設定される。ＤＲＣＫ３信号上にハイクロックパルスが生じると、ＯＤＩ入力のデータは現在アドレスされているＲＡＭ位置へ書き込まれる。ＤＲＣＫ３上のクロックパルスがローに戻ると、アドレス／カウンタ８２は次のＲＡＭアドレス位置へ増分する。アドレス／カウンタ８１の増分が続くＯＤＩ信号のデータ入力を記憶するこのプロセスは外部テストバスコントロール信号を介してＤＲＣＫ３クロック入力がイネーブルされる間繰り返される。
【００５５】オンラインデータバッファリング動作中に、ＣＮＴＥＮ入力はハイに設定されアドレス／カウンタ８１はカウントアップ動作を行うことができる。ＭＯＤＥ１入力はＥＱＭ３２からゲートされたＳＹＮＣＫ入力がＲＡＭＷＲ入力、データレジスタ７０及びアドレス／カウンタ８１を駆動できるように設定される。ＬＤＳＥＬ入力はＳＹＮＣＫクロックが加わる時にデータレジスタ７０がその現在状態にとどまるように設定される。ＳＹＮＣＫクロック入力はＥＱＭ３２からのＴＧＡＴＥ入力がハイの時にイネーブルされ、ＴＧＡＴＥ入力がローの時にゲートオフされる。また、ＭＯＤＥ１入力は、ＴＧＡＴＥがハイの時に、ＥＱＭ３２からのＴＧＡＴＥ入力が第３のマルチプレクサ７８を介してＲＡＭＷＥ入力を励起することができるように設定される。ＤＩＳＥＬ入力は第２のマルチプレクサ７４を介してＲＡＭへＯＤＩ信号を入力できるように設定される。
【００５６】データバッファリング動作を実行する前に、アドレス／カウンタ８１はゼロに設定される。ＥＱＭ３２がＴＧＡＴＥ信号をハイに設定するとオンラインデータバッファリングが開始される。ＴＧＡＴＥがハイであると、ＲＡＭＷＥはハイでありＳＹＮＣＫクロックがイネーブルされてＲＡＭ７２及びアドレス／カウンタ８１をクロックすることができる。ＳＹＮＣＫクロック上にハイクロックパルスが生じると、現在アドレスされているＲＡＭ位置へＯＤＩ入力が書き込まれる。ＳＹＮＣＫクロックがローに戻ると、アドレス／カウンタ８１は次のＲＡＭアドレス位置へ増分する。ＥＱＭ３２からのＴＧＡＴＥ入力信号がハイに設定されている間、ＯＤＩ信号のデータ入力を記憶するこのプロセスは繰り返されそれにはアドレス／カウンタ８１の増分が続く。
【００５７】テストセルレジスタ（ＴＣＲ）図９にＴＣＲ２８のブロック図を示す。ＴＣＲ２８は相互接続されてテストレジスタを形成する一連のテストセルからなるレジスタ８２を含んでいる。テストレジスタ８２は、参照としてここに組み入れた、１９８８年１０月３日付ヘッツェルの米国特許出願第２４１，４３９号“テストバッファ／レジスタ”に詳記されている。テストレジスタ８２内の各テストセルはＥＸＰＤＡＴ、ＣＭＰＭＳＫ、ＤＡＴＭＳＫ及びＯＤＩ信号の各ビット（０～１５）に接続されている。テストセルレジスタ８２はまたコマンドバス４４を介したコマンドレジスタ３６からのＰＳＡＥＮＡ信号及び第１，第２及び第３のマルチプレクサ８４，８６，８８の出力も受信する。マルチプレクサ８４はＴＤＩ入力及びＦＢＯ信号も受信する。マルチプレクサ８４から受信されるＦＢＯ信号はＴＣＲ２８の一部である排他的ＯＲネットワーク９０の出力である。マルチプレクサ８４はＴＣＲコントロールレジスタ２６からのＦＢＳＥＬ信号によりコントロールされる。マルチプレクサ８６はＬ／Ｓ及びＴＧＡＴＥ信号を入力として有し、コマンドバス４４を介したコマンドレジスタ３６からのＭＯＤＥ２信号によりコントロールされる。マルチプレクサ８８はＤＲＣＫ４及びＳＹＮＣＫ信号を受信し、やはりＭＯＤＥ２信号によりコントロールされる。ＥＸＯＲゲートネットワーク９０はテストセルレジスタ８２からのＴＤＯ０～１５出力、ＴＡＰ０～１５信号、及びＡＮＤゲート９２の出力を受信する。ＡＮＤゲート９２はＴＲＣコントロールレジスタ２６からのＦＢＩＥＮＡ信号及びＦＢＩ信号を受信する。テストセルレジスタ８２はレジスタ内の各テストセルに対してＣＭＰＯＵＴ信号を出力し、信号はＣＴＥＲＭ信号を出力するＡＮＤゲート９４へ入力される。テストセルレジスタ８２はＴＤＯ信号も出力する。テストレジスタ内のテストセル数はＯＤＩ入力信号数に等しい。
【００５８】テストレジスタ８２はＬ／Ｓ及びＤＲＣＫ４テストポート信号から入力を受信し、ＴＤＩ入力からテストレジスタ８２を介して図９のＴＤＯ出力ヘデータをロードし且つシフトする。走査動作中に、ＴＣＲコントロールレジスタ２６からのフィードバック選定（ＦＢＳＥＬ）信号はマルチプレクサ８４を介してテストレジスタ８２へＴＤＩ信号が入力できるように設定される。また、走査動作中に、コマンドレジスタ３６からのＭＯＤＥ２入力はＬ／Ｓ及びＤＲＣＫ４入力がマルチプレクサ８６，８８を通りそれぞれＳＥＬ及びＣＫ入力を介してテストレジスタ８２へ入力できるように設定される。
【００５９】テストレジスタを構成するのに使用するテストセルデザインの例を図１０に示す。テストセルはマスカブルＰＳＡ論理９６、マスカブルコンパレタ論理９８、及び２：１マルチプレクサ１０２とＤフリップフロップ１０４からなる走査セル１００を具備している。マスカブルＤＳＡ論理９６はＮＡＮＤゲート１０６，１０８及びＥＸＯＲゲート１１０からなっている。ＮＡＮＤゲート１０６はＴＣＲコントロールレジスタ２６からのＯＤＩ入力信号及びＤＡＴＭＳＫ入力信号から入力を受信し、ＮＡＮＤゲート１０８はコマンドレジスタ３６からのＰＳＡＥＮＡ入力信号及び先行走査セルのＴＤＯ出力からのＴＤＩ入力信号を受信する。ＥＸＯＲゲート１１０はＮＡＮＤゲート１０６，１０８の出力を受信し２：１マルチプレクサ１０２へＰＳＡ信号を出力する。
【００６０】マスカブルコンパレタ論理９８はＥＸＯＲゲート１１２及びＮＡＮＤゲート１１４を具備している。ＥＸＯＲゲート１１２はＥＱＭ３２からのＯＤＩ入力信号及びＥＸＰＤＡＴ入力信号から入力を受信する。ＮＡＮＤゲート１１４はＣＭＰＭＳＫ信号及びＥＸＯＲゲート１１２の出力を受信し、ＣＭＰＯＵＴ信号を出力してそのセルにおける整合を表示する。走査セルの２：１マルチプレクサ１０２はＰＳＡ信号及びテストセルヘのＴＤＩ信号入力を受信する。マルチプレクサ８６（図９）からのＳＥＬ信号の制御の元で、マルチプレクサ１０２はＤフリップフロップ１０４のＤ入力ヘ信号を出力する。Ｄフリップフロップ１０４は２：１マルチプレクサ１０２からのデータ入力及びマルチプレクサ８８（図９）からのクロック（ＣＫ）入力を受信する。これら各論理部の動作を第Ｉ表の真理表に記載する。
【００６１】
【表１】第Ｉ表走査セル真理表セルＣＬＫ動作０／シフト（ＴＤＩからＴＤＯ）
１／ロード（ＰＳＡをＴＤＯへ）
ここで、“／”は立上りクロック縁である。
【００６２】図９を参照として、ＥＸＯＲゲートネットワーク９０は図１１の実施例に示すようなＡＮＤゲート１１６とＥＸＯＲゲート１１８の構成からなっている。ＥＸＯＲゲートネットワーク９０はテストレジスタ８２内のテストセルのＴＤＯ出力からの入力と、ＴＣＲコントロールレジスタ２６からの多項タップ（ＴＡＰ）選定入力と、外部フィードバック入力（ＦＢＩ）を受信する（図２参照）。ＥＸＯＲゲートネットワーク９０はフィードバック出力（ＦＢＯ）を出力しそれはマルチプレクサ８４を介しテストレジスタ８２の第１のテストセルヘ入力されている。ＤＢＭ２０からもＦＢＯ信号が出力される。ＥＸＯＲネットワーク９０へのＴＡＰｌ～１５入力により、ＰＳＡ動作中に使用されるＦＢＯ信号の計算に含まれるテストレジスタ８２からのＴＤＯ０～１５出力のプログラマブル選定を行うことができる。ＴＣＲコントロールレジスタ２６からのＦＢＩＥＮＡ入力がハイに設定されていれば外部ＦＢＩ入力信号はＦＢＯの計算に含めることができ、さもなくばＦＢＩ上のデータ入力はＥＸＯＲネットワーク９０により無視される。
【００６３】再び図９を参照として、テストレジスタ内のテストセルからのＣＭＰＯＵＴ０～１５出力は互いにＡＮＤされ、ＣＴＥＲＭ信号を介してＴＣＲ２８から出力される。ＣＴＥＲＭ信号は状態入力としてＥＱＭ３２へ入力される。ＣＭＰＯＵＴ０～１５出力はＴＣＲ２８へのＯＤＩ０～１５及びＥＸＰＤＡＴ０～１５信号バス入力間の比転動作の結果を反映している。ＣＭＰＭＳＫ０～１５入力は一つ以上のこれらの比較動作をマスクオフするのに使用することができる。比較論理部がマスクオフされると、そのＣＭＰＯＵＴ出力はハイ論理レベルヘ設定される。
【００６４】コマンドレジスタ３６からテストレジスタ８２へのＰＳＡＥＮＡ入力信号は、テストセルがＰＳＡもしくはサンプル動作を実施するかどうかを選定するのに使用される。ＰＳＡＥＮＡがハイに設定されると、ＰＳＡ動作に対して全てのテストセルが選定される。ＰＳＡＥＮＡがローであれば、サンプル動作に対して全てのテストセルが設定される。ＴＣＲコントロールレジスタ２６からのＤＡＴＭＳＫ０～１５信号は、ＰＳＡもしくはサンプル動作中に一つ以上のＯＤＩ０～１５信号入力をマスクオフするのに使用する。
【００６５】ＤＡＴＭＳＫ入力がローであれば、それに関連するＯＤＩ入力はマスクオフされテストセルはＰＳＡもしくはサンプル動作中にロー論理レベルをロードする。ＤＡＴＭＳＫ入力がハイであれば、それに関連するＯＤＩ入力の論理レベルはＰＳＡもしくはサンプル動作中にテストセルヘロードされる。
【００６６】オフラインＰＳＡもしくはサンプル命令中に、テストポート３８からのＬ／Ｓ及びＤＲＣＫ４信号がマルチプレクサ８６，８８を介してテストレジスタ８２へ入力できるようにＭＯＤＥ２入力信号が設定される。このテストモード中にＬ／Ｓ入力信号はハイに設定され、ＤＲＣＫ４クロックはテストポート３８への外部入力によりイネーブルされる。ＰＳＡ動作が実施されると、テストレジスタヘのＰＳＡＥＮＡ入力はハイに設定される。サンプル動作が実施されると、ＰＳＡＥＮＡ入力はローに設定される。ＯＤＩ０～１５入力上に生じるデータはＤＲＣＫ４入力上の各ハイクロックパルス中にテストレジスタセルヘクロックされる。ＰＳＡもしくはサンプル動作が完了すると、集収されたデータやサインはＴＣＲ読取命令を介してシフトアウトされ調べられる。
【００６７】オンラインＰＳＡもしくはサンプル命令中に、ＥＱＭ３２からのＴＧＡＴＥ及びＳＹＮＣＫ信号がマルチプレクサ８６，８８を介してテストレジスタヘ入力できるようにモード２入力信号が設定される。このテストモード中に、ＴＧＡＴＥ信号はハイに設定されてＳＹＮＣＫをイネーブルし、テストレジスタのテストセル内でＰＳＡ／サンプル動作モードを選定する。図７ｂ、図７ｃ、図７ｄもしくは図７ｅに示すように選定されるプロトコルのタイプに従った入力状態に応答してＴＧＡＴＥ信号がハイに設定される。ＰＳＡ動作が実施されていると、テストレジスタヘのＰＳＡＥＮＡ入力はハイに設定される。サンプル動作が実施されると、ＰＳＡＥＮＡはローに設定される。ＯＤＩ０～１５入力に生じるデータはＳＹＮＣＫ入力上の各ハイクロックパルス中にテストレジスタセル内ヘクロックされる。ＰＳＡもしくはサンプル動作が完了すると、収集されるデータやサインはＴＣＲ読取命令を介してシフトアウトされて調べられる。
【００６８】データはＴＣＲ２８内で圧縮される間、メモリバッファ３０内に逐次記憶することができる。
【００６９】ＴＣＲ２８及びメモリバッファ３０は外部バスコントローラ２５及びＥＱＭ３２によりコントロールすることができる。外部テストバスコントローラ２５は多数のＤＢＭ及び他のデバイスをコントロールしていることがあるため、内部ＥＱＭ３２は各ＤＢＭに対して詳細コントロールを与える。
【００７０】マスカブルＰＳＡ入力の利点図１２において、ＤＢＭデバイスのＴＣＲは多数の並列ＯＤＩ入力上にサインを集めるように示されている。このモードにおいて、ＴＣＲコントロールレジスタ２６からＴＣＲ２８へのＤＡＴＭＳＫ０～１５入力は、全てのＯＤＩ入力信号をサイン値の生成に関連できるように設定される。サインは収集されると、シフトアウトされそのサインは何に等しくなければならないかが比較される。集収されたサインが正しい値と整合しない場合には、一つもしくはそれ以上のＯＤＩ入力に障害が発生している。どのＯＤＩ入力もしくは入力群がサインに障害をもたらしたかを決定するのは、不可能とは言わないまでも、困難である。
【００７１】ＤＢＭは一つもしくはそれ以上のＯＤＩ信号をマスクオフすることができるので、一時に一つのＯＤＩ入力をイネーブルするだけでテスト動作を繰り返すことができる。この能力を使用して一時に一つのＯＤＩ入力を収集することができる。この技術を使用して、どのＯＤＩ入力が並列サインに障害を及ぼしたかを診断することができる。
【００７２】図１３に、一つ、ＯＤＩ０、を除く全てのＯＤＩ入力信号がマスクオフされる例を示す。一つのＯＤＩ入力をイネーブルして失敗した同じテストを繰り返すことにより、一つのイネーブルされたＯＤＩ入力のみによるデータ入力を反映するサインを生成することができる。この一つの入力サインは取り出されると、シフトアウトされそのＯＤＩ入力に対する予期サインと比較される。予期サインと整合する場合には、ＯＤＩ入力は良好であり並列入力サインが失敗することはない。整合しない場合には、他の潜在的に悪いＯＤＩ入力と共に、並列入力サイン失敗の原因となっている。
【００７３】このプロセスは他の全てをマスクオフしながらもう一つのＯＤＩ入力信号をイネーブルし且つイネーブルされたＯＤＩ入力信号からのサインを収集するテストを再び繰り返しそれをそれが等しくなければならないものと比較することにより繰り返される。全てのＯＤＩ入力に対してこの手順をふむことにより、どのＯＤＩ入力が並列サインを失敗させたかを決定することができる。この技術は失敗した並列サイン分析動作の診断に有用である。一時に一つのＯＤＩ入力信号を選択的にイネーブルする能力がないと、この簡単で完璧な診断テスト技術を採用することはできない。この診断テストはＯＤＩ入力群を分離して実施することもできることをお判り願いたい。
【００７４】ＤＢＭを縦続接続してＰＳＡサイン幅を拡張する取り出されるサインの幅の拡張は図１４に示すような一連の連結されたＤＢＭ集積回路を介して実施される。図１４のＤＢＭは、一つ以上のＤＢＭ（ＭＩＤＢＭ）１２２を介して、最上位ＤＢＭ（ＭＳＤＢＭ）１２０から最下位ＤＢＭ（ＬＳＤＢＭ）へ直列接続されている。先行する各ＤＢＭのＴＤＯは次のＤＢＭのＴＤＩへ接続されており、先行する各ＤＢＭのＦＢＩは次のＤＢＭのＦＢＯに接続されている。
【００７５】図１４のＭＳＤＢＭに対して、ＴＣＲ２８ヘのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は縦続接続応用において共に論理ハイレベルに設定しなければならない。ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、ＭＳＤＢＭ１２０への外部ＦＢＩ入力は図９のＡＮＤゲート９２（ＧＦＢＩ）を介してＭＳＤＢＭＥＸＯＲネットワーク９０へ入力され、ＭＳＤＢＭのＥＸＯＲネットワーク９０からのＦＢＯ出力は図９のマルチプレクサ８４を介してテストレジスタ８２へ入力される。
【００７６】図１４のＭＩＤＢＭ１２２に対して、ＴＣＲ２８へのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は、縦続接続応用において、それぞれ論理ハイ及びローレベルヘ設定しなければならない。ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、ＭＩＤＢＭ３２０への外部ＦＢＩ入力は図９のＡＮＤゲート９２（ＧＦＢＩ）を介してＭＩＤＢＭのＥＸＯＲネットワーク９０へ入力され、ＭＳＤＢＭからのＴＤＯ出力は図９のマルチプレクサ８４へのＴＤＩ入力を介してＭＩＤＢＭ１２２のテストレジスタ８２へ入力される。ＭＩＤＢＭ１２２からのＦＢＯ出力はＭＳＤＢＭ１２０のＦＢＩへ入力される。
【００７７】図１４のＬＳＤＢＭ１２４に対して、ＴＣＲ２８へのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は縦続接続応用において共に論理ローレベルヘ設定しなければならない。ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、ＬＳＤＢＭ１２４への外部ＦＢＩ入力はゲートオフされロー論理レベルが図９のＡＮＤゲートＧＦＢＩを介してＬＳＤＢＭのＥＸＯＲネットワーク９０へ入力され、ＭＩＤＢＭ１２２からのＴＤＯ出力は図９のマルチプレクサ８４へのＴＤＩ入力を介してＬＳＤＢＭ１２４のテストレジスタ８２へ入力される。ＬＳＤＢＭ１２４からのＦＢＯ出力はＭＩＤＢＭ１２２のＦＢＩへ入力される。
【００７８】非縦続接続ＰＳＡ構成中に、ＭＳＤＢＭ１２０、ＭＩＤＢＭ１２２及びＬＳＤＢＭ１２４のＴＣＲへのＦＢＩＥＮＡ及びＦＢＳＥＬ入力はそれぞれロー及びハイ論理レベルヘ設定される。ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、ＴＣＲ８８への外部ＦＢＩ入力はゲートオフされ、ロー論理レベルが図９のＡＮＤゲート９２（ＧＦＢＩ）を介してＥＸＯＲネットワーク９０へ入力され、ＥＸＯＲネットワークからの内部ＦＢＯは図９のマルチプレクサ８４を介してテストレジスタ８２へ入力される。
【００７９】ＤＢＭ命令コマンドレジスタ３６へ命令がシフトされると、コントロールバス４８を介して適切なコントロールが出力され一つ以上の選定可能なデータレジスタ走査径路内でテストもしくは走査動作を実行する。バイパスレジスタ３４、ＥＱＭ３２、メモリバッファ３０、ＴＣＲ２８もしくはＴＣＲコトンロールレジスタ２６。
【００８０】オフラインデータサンプル命令中に、ＴＣＲ２８はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信してＯＤＩ入力上に生じるデータを捕捉する。データは捕捉されると、ＴＣＲからシフトオフされＴＣＲ読取命令を介して調べられる。
【００８１】オンラインデータサンプル命令中に、ＴＣＲ２８はＥＱＭコントロールバス５２を介して内部ＥＱＭ３２からコントロールを受信しＯＤＩ入力上に生じるデータを捕捉する。データは捕捉されると、ＴＣＲ読取命令を介してＴＣＲ２８からシフトアウトして調べることができる。
【００８２】オフライン並列サイン分析（ＰＳＡ）テスト命令中に、ＴＣＲ２８はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信しＯＤＩ入力上に生じるデータを１６ビットサインヘ圧縮する。データの圧縮後、結果として得られるサインはＴＣＲ読取命令を介してＴＣＲ２８からシフトアウトして調べることができる。
【００８３】オンラインＰＳＡテスト命令中に、ＴＣＲ２８はＥＱＭコントロールバス５２を介して内部ＥＱＭ３２からコントロールを受信しＯＤＩ入力上に生じるデータを１６ビットサインヘ圧縮する。データの圧縮後、結果として得られるサインはＴＣＲ読取命令を介してＴＣＲからシフトアウトして調べることができる。
【００８４】オフラインデータバッファリング命令中に、メモリバッファ３０はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信してＯＤＩ入力上に生じるデータを内部ＲＡＭメモリバッファ７２内へ記憶する。データの記憶後、メモリ内容はメモリ読取命令を介してシフトアウトして調べることができる。
【００８５】オンラインデータバッファリング命令中に、メモリバッファ３０はＥＱＭコントロールバス５２を介して内部ＥＱＭ３２からコントロールを受信してＯＤＩ入力上に生じるデータを内部ＲＡＭメモリバッファ７２内に記憶する。データの記憶後、メモリ内容はメモリ読取命令を介してシフトアウトして調べることができる。
【００８６】オフラインＰＳＡ及びバッファ命令中に、ＴＣＲ２８はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信してＯＤＩ入力上に生じるデータを、それぞれ、圧縮し記憶する。データはＴＣＲ２８内へ圧縮してＲＡＭメモリ内へ記憶した後、ＴＣＲ２８内のサインヘアクセスするＴＣＲ読取命令を実行し続いてメモリ内容ヘアクセスするメモリ読取命令を実行することによりシフトアウトして調べることができる。
【００８７】オンラインＰＳＡ及びバッファ命令中に、ＴＣＲ２８及びメモリバッファ３０はＥＱＭコントロールバス５２を介して内部ＥＱＭ３２からコントロールを受信し、ＯＤＩ入力上に生じるデータを、それぞれ、圧縮且つ記憶する。データはＴＣＲ内へ圧縮されＲＡＭメモリ７２内へ記憶された後、ＴＣＲ２８内のサインヘアクセスするＴＣＲ読取命令を実行し続いてメモリ内容ヘアクセスするメモリ読取命令を実行することによりシフトアウトして調べることができる。
【００８８】ＴＣＲ読取命令中に、ＴＣＲ２８はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信し、ＴＣＲ２８を介してＴＤＩ入力からデータをシフトし且つＴＤＯ出力ピンを介してＤＢＭ２０からデータをシフトアウトする。この命令はデータサンプルもしくはＰＳＡ命令中にＴＣＲ内に捕捉もしくは圧縮されたデータヘアクセスするのに使用される。
【００８９】ＴＣＲコントロール走査命令中に、ＴＣＲコントロールレジスタ２６はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信し、ＴＣＲコントロールレジスタ２６を介してＴＤＩ入力からデータをシフトし且つＴＤＯ出力ピンを介してＤＢＭ２０からデータをシフトアウトする。この命令はＴＣＲの入力データマスク論理及び多項フィードバックタップ接続を特定のデータサンプルやＰＳＡテスト動作に対して設定するのに必要なコントロールビット信号をロードするのに使用される。
【００９０】バイパス走査命令中に、バイパスレジスタ３４はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信し、バイパス走査セル３４を介してＴＤＩ入力からデータをシフトし且つＴＤＯ出力ピンを介してＤＢＭ２０からデータをシフトアウトする。この命令はＤＢＭを通る走査径路を一つの走査セルもしくはフリップフロップのみに短縮するのに使用される。
【００９１】メモリ読取命令中に、メモリバッファ３０はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信し、ＴＤＩ入力及びＴＤＯ出力ピンを介して現在アドレスされるメモリ位置をロード且つシフトアウトする。シフトアウト動作中に、読み取られる次のメモリアドレスがメモリバッファ３０ヘシフトされる。
【００９２】メモリ書込命令中に、メモリバッファ３０はテストポート３８及びコントロールバス４８を介して外部テストバスからコントロールを受信し、メモリ走査径路のデータ部の内容をメモリ走査径路のアドレス部によりアドレスされるメモリ位置へロードする。この命令はメモリバッファをテストモニタリング及び自己テスト目的のための公知の状態へ初期化するのに使用される。
【００９３】本発明について詳細に説明してきたが、特許請求の範囲に記載された発明の精神及び範囲から逸脱することなくさまざまな変更、置換及び交替が可能である。
【００９４】以上の説明に関して更に以下の項を開示する。
（１）複数のデバイスに接続されたバス上のデータを観察するデジタルバスモニター装置において、該装置は、バスからデータを受信する入力回路と、前記入力回路に接続されデバイスが機能モードにある時に所定の状態に応答してデータを記憶するテスト回路、を具備する、デジタルバスモニター装置。
【００９５】（２）第１項に記載のデジタルバスモニターにおいて、前記テスト回路は、前記入力回路に接続され前記所定の状態が生じた時を示すイベント条件回路、を具備する、デジタルバスモニター装置。
（３）第２項記載のデジタルバスモニターにおいて、前記テスト回路はさらに前記所定の状態に関連する複数の予期データ語を記憶する予期データメモリを具備する、デジタルバスモニター。
（４）第３項記載のテジタルバスモニターにおいて、前記テスト回路は前記予期データ語を前記回路から受信したデータ語と比較し且つ前記受信データが前記予期データ語と整合するかどうかを示すように作動する、デジタルバスモニター。
（５）第４項記載のデジタルバスモニターにおいて、前記テスト回路はさらに前記予期データ語に関連するマスキングデータ語を記憶するマスキングデータメモリを具備し、前記マスキングデータ語は整合表示に対して整合を必要としない前記予期データ語部分を識別する、デジタルバスモニター。
（６）第２項記載のデジタルバスモニターにおいて、前記テスト回路は前記所定の状態に応答してバスからの前記入データ上のサイン分析を実施するように作動する、デジタルバスモニター。
（７）第６項記載のデジタルバスモニターにおいて、前記テスト回路はさらにバスからの前記入データの部分を選択的にマスクして、不正サインの検出後にエラーソースを識別するように作動する、デジタルバスモニター。
（８）第５項記載のデジタルバスモニターにおいて、前記予期データメモリは各予期データ語を記憶する複数のメモリ位置を有する、デジタルバスモニター。
（９）第１項記載のデジタルバスモニターにおいて、さらにモニター内に記憶されたデータを外部コントローラヘシリアルに転送して調べる走査径路回路を具備する、デジタルバスモニター。
（１０）第１項記載のデジタルバスモニターにおいて、前記テスト回路はさらに前記所定の状態に応答してバスからの複数のデータ語を記憶するテストメモリバッファを具備する、デジタルバスモニター。
（１１）第１０項記載のデジタルバスモニターにおいて、前記テストメモリバッファは前記テスト回路により前記複数のデータ語に対して実施されるサイン分析と同時期に複数のデータ語を記憶するように作動する、デジタルバスモニター。
（１２）第２項記載のデジタルバスモニターにおいて、前記イベント修飾回路は複数のソースの一つからクロック信号を受信するように作動する、デジタルバスモニター。
（１３）第１項記載のデジタルバスモニターにおいて、前記テスト回路は第１の所定の状態に応答してデータ記憶を開始するように作動し且つ第２の所定の状態に応答してデータ記憶を停止するように作動する、デジタルバスモニター。
（１４）第１３項記載のデジタルバスモニターにおいて、前記テスト回路は第３の所定の状態の後にデータ記憶を再開し第４の所定の状態の後にデータ記憶を停止するように作動する、デジタルバスモニター。
（１５）第１項記載のデジタルバスモニターにおいて、前記テスト回路は、選定プロトコルに所定回応答してデータを記憶するコントロール回路と、プロトコルに応答して記憶動作数をカウントするカウンタ回路を具備する、デジタルバスモニター。
（１６）第１項記載のデジタルバスモニターにおいて、前記デジタルバスモニターはさらに複数のデジタルバスモニターデバイスを縦続接続するカスケード回路を具備するデジタルバスモニター。
【００９６】（１７）複数のデバイス間に接続されたバス上のデータ転送をテストする方法において、該方法は、バスから入データを受信し、所定の状態の発生を検出し、集積回路が機能モードにある時に前記所定の状態に応答して入力データを処理する、ステップからなる、データ転送テスト法。
【００９７】（１８）第１７項記載の方法において、所定の状態を検出する前記ステップは前記入データを所定の予期データと比較するステップからなる、データ転送テスト法。
（１９）第１７項記載の方法において、前記処理ステップは前記入データにサイン分析を実施するステップからなる、データ転送テスト法。
（２０）第１９項記載の方法において、前記処理ステップはさらに前記サイン分析ステップと同時期に前記入データをメモリバッファ内に記憶するステップからなる、データ転送テスト法。
（２１）第１９項記載の方法において、前記処理ステップはさらに前記入データの一つ以上のビットを選択的にマスクするステップからなる、データ転送テスト法。
（２２）第１７項記載の方法において、前記データ処理ステップはメモリバッファ内のシーケンシャルな位置にデータを記憶するステップからなる、データ転送テスト法。
（２３）第２２項記載の方法において、さらに第２の所定の状態に応答して前記入データの処理を停止するステップからなる、データ転送テスト法。
（２４）第２３項記載の方法において、さらに第３の所定の状態に応答して入データの処理を再開するステップを具備する、データ転送テスト法。
【００９８】（２５）メモリバッファ３０、バイパスレジスタ３４、テストポート３８及びイベント条件モジュール（ＥＱＭ）３２によりコントロールされる出力コントロール回路４２，４６を具備し、多数の集積回路１０，１２を接続するバス１４，１６，１８上のデータを観察するのに使用されるデジタルバスモニター。整合状態に応答してＥＱＭ３２は、集積回路１０，１２がアットスピードで作動し続ける間、入データにさまざまなテストを実施することができる。複数のデジタルバスモニター２０，２２を縦続接続して可変幅データバス及び可変幅サイン分析を観察及びテストすることができる。

【出願人】	【識別番号】５９００００８７９【氏名又は名称】テキサスインスツルメンツインコーポレイテツド
【出願日】	平成２年６月２９日（１９９０．６．２９）
【代理人】	【識別番号】１０００６６６９２【弁理士】【氏名又は名称】浅村皓（外３名）
【公開番号】	特開２０００－１４８６０３（Ｐ２０００－１４８６０３Ａ）
【公開日】	平成１２年５月３０日（２０００．５．３０）
【出願番号】	特願平１１－２５６３３２