アドレス変換テーブル付きメモリ

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【発明の名称】	アドレス変換テーブル付きメモリ
【発明者】	【氏名】鈴木一正
【要約】	【課題】コンピュータシステムの主記憶メモリのアクセス時間を短縮する。【解決手段】メモリ１に、メモリアレイ１０、アドレス変換テーブル２０、ＣＡＳバッファ３０を設け、メモリアレイ１０を数十キロバイトから数百キロバイトのページ１１に分割する。それぞれのページに対しアドレス変換テーブルにエントリ２１を割り当て、かつアドレスバス１００に与えられた論理アドレスを、ページオフセットアドレス１１１と論理ページアドレス１１０に分割し、論理ページアドレスによりアドレス変換テーブル２０を参照することで、どのページに対応するかを調べる。該当のページがある場合はアドレス変換テーブルヒット信号１１２の１つが「１」になり、それに対応するページをアクティブにしてデータを参照できるようにする。

【特許請求の範囲】
【請求項１】コンピュータシステムの主記憶メモリとして設けられアドレスバス及びデータバスを介してアクセスされるメモリ集積回路において、前記メモリ集積回路を示すメモリアレイが分割された複数のページメモリと、前記ページメモリに割り当てられた論理アドレスを物理アドレスに変換し、ページメモリに物理ページアドレスとして出力するアドレス変換テーブルとを備えたことを特徴とするアドレス変換テーブル付きメモリ。
【請求項２】請求項１において、前記アドレス変換テーブルは、論理アドレスを有する複数のエントリからなり、前記エントリの数は前記ページメモリの数と同数であることを特徴とするアドレス変換テーブル付きメモリ。
【請求項３】請求項１において、前記アドレス変換テーブルは、論理アドレスを有する複数のエントリと、前記メモリアレイを参照するアドレスバス上の論理アドレスと前記エントリ内の論理アドレスとが一致すると一致信号を出力する端子とを有することを特徴とするアドレス変換テーブル付きメモリ。
【請求項４】請求項１において、前記アドレス変換テーブルは、それぞれが論理アドレスを有するとともに前記ページメモリの数より少ない数のエントリを有し、前記エントリ内の論理アドレスと前記メモリアレイを参照するアドレスバス上の論理アドレスが一致すると前記エントリー内の論理アドレスを変換して物理ページアドレスとして前記ページメモリに出力する手段と、前記エントリ内の論理アドレスと前記メモリアレイを参照するアドレスバス上の論理アドレスが不一致となるときに前記エントリにアドレス値を入力する端子とを備えたことを特徴とするアドレス変換テーブル付きメモリ。
【請求項５】請求項２において、前記エントリは、前記論理アドレスを保持するレジスタと、前記レジスタの論理アドレスと前記メモリアレイを参照するアドレスバス上の論理アドレスとを比較する比較器とを有することを特徴とするアドレス変換テーブル付きメモリ。
【請求項６】請求項３または請求項４において、前記エントリは、前記論理アドレスを保持する第１のレジスタと、前記第１のレジスタの論理アドレスと前記メモリアレイを参照するアドレスバス上の論理アドレスとを比較する比較器と、前記比較器による比較結果が等しい場合に比較結果が等しい論理アドレスを前記物理ページアドレスとして読み出す手段とを有することを特徴とするアドレス変換テーブル付きメモリ。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、コンピュータシステムの主記憶メモリを構成するメモリ集積回路に関し、特に仮想記憶を行う場合に主記憶メモリの高速アクセスを可能にするアドレス変換テーブル付きメモリに関する。
【０００２】
【従来の技術】コンピュータシステムは、ハードウェア資源を効率よく利用するため複数のプロセスを同時に有効にし、各プロセスに対してハードウェアを時分割に分配して実行する。そして、それぞれのプロセスに同じプログラム環境を提供するため、仮想記憶を導入することが多い。仮想記憶を使うと、全てのプロセスが同じ範囲のアドレス空間を持つことができ、それぞれ独立したものとしてメモリを参照することができる。つまり実際にアクセスするメモリは各プロセスごとに異なる。こうした仮想記憶を実現するために、プログラム上でのメモリアドレス（仮想アドレス）と実際に参照するメモリのアドレス（物理アドレス）の間でアドレス値を変換する必要がある。
【０００３】このような場合、アドレス変換するためのテーブルを外部メモリ上に置き、外部メモリを参照する場合にはこのテーブルを参照して物理アドレスに変換してから、目的のメモリを参照するようにすると、変換テーブルを参照するのに時間がかかる。このため、マイクロプロセッサ内部にアドレス変換テーブルを内蔵してメモリアクセス時間を短縮するようにしている。
【０００４】従来のアドレス変換テーブルは一例として、例えばヘネシー（Ｊ．Ｌ．Ｈｅｎｅｓｓｙ）とパターソン（Ｄ．Ａ．Ｐａｔｔｅｒｓｏｎ）著の“コンピュータアーキテクチャー，ある定量的アプローチ（第２版）”（ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅａｑｕａｎｔｉｔａｔｉｖｅａｐｐｒｏａｃｈｓｅｃｏｎｄｅｄｉｔｉｏｎ）の５章に示されている。このアドレス変換テーブルについて図１１と図１２を用いて説明する。
【０００５】図１１は従来のメモリ５の構成を示す図である。従来から主記憶に用いられてきたメモリ５では、メモリアレイ１０にアドレスバス１００から入力されたアドレスの一部を与えて、対応するデータをＣＡＳバッファ３０に読み出す。続いて残りのアドレスをＣＡＳバッファ３０に与える。ここでデータの読み出しの場合はＣＡＳバッファ３０からデータバス１０１にアドレスで指定したデータを取り出す。また、データの書き込みの場合は、データバス１０１に与えられた値をＣＡＳバッファ３０の対応する部分に書き込み，ＣＡＳバッファ３０の値をメモリアレイ１０に書き戻す。従来のメモリ５には特にアドレスバス１００の値を変換する機構は有していない。
【０００６】図１２は従来のメモリ５を使用した場合のコンピュータの主記憶部分を抜粋して示したものである。図１２においては、マイクロプロセッサ２’にはメモリバスとして６４ビットのデータバス１０１が設けられているものとする。また、メモリ５には１６ビットのデータバスが設けられているものとする。マイクロプロセッサ２’側の６４ビットのデータバス１０１は、１６ビットずつ（１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ）分割され、メモリ５に接続される。
【０００７】アドレスバス１００はそれぞれのメモリ集積回路に接続される。アドレスはマイクロプロセッサ２’の内部のコア６０から仮想アドレス（論理アドレス）の値で出力される。論理アドレスは論理ページアドレス１２０とページオフセットアドレス１２１に分割され、このうち論理ページアドレス１２０はアドレス変換テーブル６１により物理ページアドレス１２２に変換される。そして、この物理ページアドレス１２２とページオフセットアドレス１２１とを結合して、物理アドレスを生成し、アドレスバス１００に出力する。こうしてメモリ５には物理アドレスが与えられ、メモリ５内のメモリセルの参照が行われる。
【０００８】
【発明が解決しようとする課題】図１２に示すマイクロプロセッサ内のアドレス変換テーブル６１は、マイクロプロセッサを構成する集積回路の素子数やチップ面積の制限上、数エントリから数十エントリ分しか搭載されていない。これに対して、主記憶メモリ２００は数十メガバイトから数ギガバイトあり、６４キロバイトから５１２キロバイトを１ページとして分割されている。このため、主記憶メモリ２００に必要なページテーブルは数百エントリから数万エントリになる。このように、マイクロプロセッサ内に搭載されるアドレス変換テーブルは、主記憶メモリ２００のほんの一部を参照できるにすぎず、テーブル内にない論理アドレスの場合は主記憶メモリ２００内に設けられているページテーブルを参照して物理アドレスに変換する必要がある。そのため主記憶メモリ２００の参照に時間がかかるという問題があった。
【０００９】また、仮にマイクロプロセッサ内に大きなアドレス変換テーブルを搭載することができたとしても、主記憶メモリ２００は拡張される可能性があり、結局マイクロプロセッサ内のアドレス変換テーブルのエントリ数は不足することになる。
【００１０】本発明はこのような問題に鑑みてなされたものであり、第１の目的はコンピュータシステムのアドレス変換テーブルのエントリ数を増加させ、主記憶メモリのアクセス時間の平均を短縮させることにある。また、本発明の第２の目的は、主記憶メモリの容量の増設に伴い、アドレス変換テーブルのエントリ数を増加させ、主記憶メモリのアクセス時間の平均を短縮することにある。
【００１１】
【課題を解決するための手段】このような課題を解決するために本発明は、コンピュータシステムの主記憶メモリとして複数設けられるメモリ集積回路において、メモリアレイが数十から数百キロバイトずつ分割された各ページメモリと、各ページメモリに割り当てられる論理アドレスを物理アドレスに変換するアドレス変換テーブルとを集積化したものである。また、アドレス変換テーブルは、分割したページメモリの数と同数のエントリを有するものである。また、アドレス変換テーブルは、エントリ内のアドレスとアドレスバス上のアドレスに一致がみられたことを示す信号を出力する端子を有するものである。また、アドレス変換テーブルは、メモリアレイを分割したページメモリの数より少ないエントリを有するとともに、エントリ内のアドレスとアドレスバス上のアドレスに一致がみられたら、エントリ内のアドレスを変換後の物理アドレス値として出力する手段を有し、かつアドレスに一致がみられなかったら、アドレス値を入力する端子を有するものである。
【００１２】
【発明の実施の形態】以下、本発明について図面を参照して説明する。図１は本発明に係るアドレス変換テーブル付きメモリの第１の実施の形態を示す図である。図１において、アドレス変換テーブル付きメモリ１（以下、メモリ１）にはメモリアレイ１０、アドレス変換テーブル２０、ＣＡＳバッファ３０が設けられている。ここで、メモリアレイ１０は数十キロバイトから数百キロバイトのページメモリ（１ページ分のメモリセル；以下、ページ）１１に分割されている。また、アドレス変換テーブル２０にはメモリアレイ１０内のそれぞれのページ１１に対応してエントリ２１が割り当てられている。
【００１３】図１に示すアドレスバス１００に与えられた論理アドレスは、ページオフセットアドレス１１１と論理ページアドレス１１０に分割される。論理ページアドレス１１０はアドレス変換テーブル２０が参照されることにより、メモリアレイ１０のどのページ１１に対応するかを調べるものである。ここで、論理ページアドレス１１０がいずれかのページに対応する場合は、物理アドレス（物理ページアドレス）を示すアドレス変換テーブルヒット信号１１２の１つが「１」になり、それに対応するメモリセルアレイ１０のページ１１をアクティブにして、ページ１１内のデータを参照できるようにする。また、ページオフセットアドレス１１１はメモリアレイ１０とＣＡＳバッファ３０に与えられ、アクティブになったメモリセル１０内のページ１１の中のどのデータを参照するかを決定する。
【００１４】データのアクセスそのものに関しては図１１に示した従来のメモリ５と同様である。すなわち、読み出しの場合はアクセスするメモリの値をＣＡＳバッファ３０に読み出してから、データバス１０１に出力する。また、書き込みの場合はＣＡＳバッファ３０の対応する部分に書き込んだ後、ＣＡＳバッファ３０の内容をメモリアレイ１０に書き戻す。なお、メモリアレイ１０内に論理ページアドレス１１０に対応するページ１１が存在した場合は、アドレス変換テーブル２０からヒット信号１０２が出力される。また、対応するページが存在しない場合は、アドレス変換テーブル２０（即ち、ページ変換テーブル）の内容と、メモリアレイ１０のページ１１のデータ内容を変更して再度アクセスを行う。図１では、構成を明確にするためと、以下に示す全ての実施の形態について共通にするために、アドレス変換テーブル２０の変更のための機構が省かれて描かれている。
【００１５】図２は、本発明のメモリ１を使用した場合の、主記憶部分を取り出したものであり、図中の符号２００が主記憶メモリである。ここではマイクロプロセッサ２には６４ビットのデータバス１０１が、メモリ１には１６ビットのデータバス（１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ）があることを想定して説明する。なお、マイクロプロセッサ２のデータバスは３２ビットであったり１２８ビットであったりするが、一般性は失われない。また、メモリ１側のデータバスは１ビットから３２ビット程度まで存在するが、１６ビットについてのみ言及しても一般性を失うものではない。
【００１６】図２の例では、６４ビットのデータバス１０１はメモリ１のデータバスにあわせて１６ビットずつ（１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ）分割されて接続される。アドレスバス１００はすべてのメモリ１に接続される。このアドレスバス１００には論理アドレスが出力される。メモリ１はこの論理アドレスを受け取り、メモリ１内のアドレス変換テーブル２０を参照して、物理アドレスに変換し、対応するメモリアレイ１０のページを参照できるようにする。
【００１７】ここで、アドレス変換テーブル２０内に目的のアドレスが存在していれば、ヒット信号１０２が出力される。各メモリ１にはそれぞれヒット信号端子が設けられているため、これらの各ヒット信号端子をＮＯＲ回路３を用いてまとめる。そして１つがヒットしていれば、ＮＯＲ回路３の出力は「０」になる。もし、どのメモリ１からもヒット信号が出力されなければ、ＮＯＲ回路３の出力は「１」になる。ＮＯＲ回路３の出力はマイクロプロセッサ２の割り込み信号１０３として与えられ、どのメモリ１からもヒット信号１０２が出力されなければ、主記憶メモリ２００内にアクセスする該当ページ１１が存在していないことがマイクロプロセッサ２に伝達される。この場合、マイクロプロセッサ２は例えば割り込みルーチンなどの処理で、ページ１１の入れ替えの処理を行う。
【００１８】図３は、図１に示すメモリ１に対しページ入れ替えに必要な構成を付加したものである。後述するその他の実施の形態についても同様な機構を付加すれば、同様にページ１１の入れ替えが行える。図３では、アドレス変換テーブル２０にメモリアレイ１０とは別のアドレスを割り当てる。このアドレスにはメモリ空間を割り当ててもＩＯ空間を割り当ててもよい。ここで、アドレス変換テーブル２０の内容を書き換えるにはアドレスバス１００から前記別のアドレスであるアドレス変換テーブル参照アドレス１３０をアドレス変換テーブル２０に与える。同様にデータバス１０１からアドレス変換テーブルデータバス１３１を与える。
【００１９】そして、アドレス変換テーブル２０を書き換えるときのみ選択器２２により、アドレスバス１００とアドレス変換テーブルデータバス１３１とを切り替える。これらの機構によって、マイクロプロセッサ２側からはメモリ１のメモリアレイ１０を参照するのと同様にアドレス変換テーブル２０を参照することができる。
【００２０】ここで、マイクロプロセッサ２における上記ページ書き換えルーチンでは、まず置き換えるメモリアレイ１０のページ１１をアドレス変換テーブル２０を用いて指定しそのページ１１のデータをＣＡＳバッファ３０を介し図示しないハードディスク等の２次記憶装置に描き戻す。続いて、アドレス変換テーブル２０に対しアドレス変換テーブル書き込み許可信号１０６を出力し、かつアドレス変換テーブル参照アドレス１３０によりアドレス変換テーブル２０の書き換え対象エントリ２１を指定して、アドレス変換テーブルデータバス１３１を介して書き換え対象エントリ２１に論理アドレスを書き込むことで、アドレス変換テーブル２０の書き換えを行う。
【００２１】このようにメモリ空間やＩＯ空間でアドレス変換テーブル２０が参照できるようになっていれば、メモリやＩＯに値を書き込むのと同様に処理することができ、図３に示すアドレス変換テーブル書き込み許可信号１０６は、メモリやＩＯに対する書き込み許可信号をそのまま使用することができる。最後に、マイクロプロセッサ２は、書き替えたアドレス変換テーブル２０の論理アドレスを用いてメモリアレイ１０のページ１１のアドレスを指定しそのページ１１に対して、前記２次記憶装置内に退避してあるデータをＣＡＳバッファ３０を介して書き込む。
【００２２】アドレス変換テーブル２０は、各エントリ２１に論理アドレスを登録するレジスタと、アドレスの内容を比較するための比較器で構成される。レジスタと比較器は独立した回路要素で構成することも可能であるが、連想メモリのタグのような構成にすることも可能である。
【００２３】図４はアドレス変換テーブル２０内のメモリセル８０の構成を示す図である。メモリセル８０は、ｐＭＯＳトランジスタ８１ａ，８１ｂ、ｎＭＯＳトランジスタ８２ａ，８２ｂで２つのインバータを構成し、データの保持を行う。そして、ｎＭＯＳトランジスタ８３ａ，８３ｂを使ってデータの書き込みを行う。また、ｎＭＯＳトランジスタ８４ａ，８４ｂ，８５ａ，８５ｂによりＸＯＲ回路（排他的論理和回路）を構成し、メモリセル１０に記憶した内容とビット線の内容の比較を行う。
【００２４】ここで、データを書き込む場合は、ビット線１４０ａに書き込む値を、ビット線１４０ｂにその反転値を与える。つぎにワード線１４１をｈｉｇｈ電位にすればｎＭＯＳトランジスタ８３ａ，８３ｂを通してデータが書き込まれる。また、データを比較する場合には、マッチ線１４２をｈｉｇｈ電位にプリチャージしておき、比較する値をビット線１４０ａに、その反転値をビット線１４０ｂに与える。もし値が一致していたらマッチ線１４２はディスチャージされず、不一致であったらマッチ線１４２はディスチャージされる。
【００２５】また、多ビットを比較する場合は、比較する複数ビットを記憶するメモリセルに対して、同じマッチ線１４２を接続しておく。この場合、全てが一致したときのみマッチ線１４２はディスチャージされず、１ビットでも異なっていれば、そのビットからマッチ線１４２がディスチャージされることになるので多ビットの比較が行える。
【００２６】図５は、図４のメモリセル８０を用いてアドレス変換テーブル２０を構成した例を示す図である。１つのエントリ２１を構成するメモリセル８０は同じワード線１４１とマッチ線１４２を共有する。マッチ線１４２にはプリチャージを行うためのｐＭＯＳトランジスタ８８が接続される。また、ヒット信号１０２を生成するために、ｐＭＯＳトランジスタ８６，ｎＭＯＳトランジスタ８７，インバータ８９によってＯＲ回路が形成される。
【００２７】メモリセル８０にデータを書き込む場合は、書き込み比較データ線１３２に書き込みデータを与え、ビット線ドライバ９０によってメモリセル８０のビット線に書き込みデータを与える。つぎに、アドレス変換テーブル参照アドレス１３０に書き込むエントリ２１のアドレスを与え、かつテーブル書き込み許可信号１０６を与えると、デコーダ９１はデータが書き込まれるエントリ２１のワード線１４１をｈｉｇｈ電位にする。こうすることで、アドレス変換テーブル２０内の該当エントリ２１にデータが書き込まれる。
【００２８】一方、メモリセル８０のデータを比較する場合は、プリチャージ信号１４３によって、マッチ線１４２をプリチャージする。そして比較する値を書き込み比較データ線１３２に与え、ビット線ドライバ９０を通じてメモリセル８０のビット線に比較データを与える。こうしてメモリセル８０のデータの比較が行われ、一致するデータがあれば、そのエントリ２１のマッチ線１４２のみがｈｉｇｈ電位、その他はｌｏｗ電位になる。そして全てのマッチ線１４２の値の論理和がとられて、ヒット信号１０２として出力される。また、このマッチ線１４２の信号は直接、あるいはタイミングを調整した上で、図１に示すアドレス変換テーブルヒット信号１１２として出力することができる。
【００２９】図６は本発明のメモリ１の第２の実施の形態を説明する図である。図１の例は、全てのページ１１に対するエントリ２１がメモリ１内に集積できた場合であるが、チップ面積等の関係で全てのエントリ２１が集積できない場合も考えられる。図６はその場合の実現例を示したものである。図６では、まずアドレス変換テーブル２０を参照して、物理アドレステーブル４０から物理ページアドレス１１３を取り出す。ここで、アドレス変換テーブル２０のエントリ２１と物理アドレステーブル４０のエントリ４１は１対１で対応している。与えられた論理ページアドレスと一致する値がアドレス変換テーブル２０の或るエントリ２１に格納されていれば、物理アドレステーブル４０ではそのエントリ２１に対応するエントリ４１に格納されている物理ページアドレス１１３が取り出される。この物理ページアドレス１１３は、通常のメモリを参照するのに使われるアドレスの上位部分（ページオフセットアドレスを取り除いた部分）に相当する値である。この値を、メモリアレイ１０に入力することにより該当ページ１１が参照される。
【００３０】なお、アドレス変換テーブル２０に対応のページ１１のアドレス値が登録されていればアドレス変換テーブル２０からヒット信号１０２が出力される。また、対応のページ１１のアドレス値がアドレス変換テーブル２０に登録されていないならば、メモリアレイ１０内にページ１１が存在する場合と、メモリアレイ１０内にページ１１が存在しない場合とがある。これは、主記憶メモリ２００内の図示しないページテーブルを参照することによって判別できる。
【００３１】ここで、もしメモリアレイ１０内に該当のページ１１が存在するならば、アドレス変換テーブル２０及び物理アドレステーブル４０の１つの該当エントリを書き換えて、参照できるようにする。また、メモリアレイ１０内に該当のページ１１が存在しない場合は、アドレス変換テーブル２０及び物理アドレステーブル４０の１つの該当エントリを書き換えた後、アドレス変換テーブル２０の書き替えた各エントリを用いてメモリアレイ１０の該当ページ１１を指定し、そのページ１１の内容を登録することによって参照できるようにする。なお、エントリを入れ替えるためには、図３においてアドレス変換テーブル２０にアドレスを割り当てたと同様に、物理アドレステーブル４０にもアドレス空間を割り当て、割り込みルーチンでマイクロプロセッサ２側から参照できるようにする。即ち、アドレス変換テーブル２０のエントリ２１を書き替える場合は、図３と同様に、アドレス変換テーブル２０にアドレス変換テーブル書き込み許可信号１０６を出力し、かつアドレス変換テーブル参照アドレス１３０によりアドレス変換テーブル２０の書き換え対象エントリ２１を指定して、アドレス変換テーブルデータバス１３１を介して書き換え対象エントリ２１に論理アドレスを書き込む。また、物理アドレステーブル４０のエントリー４１を書き替える場合も、アドレス変換テーブル２０のエントリの書き替えと同様に、物理アドレステーブル４０に、図示しない書き込み許可信号を出力し、かつ物理アドレステーブル参照アドレス（図示省略）により物理アドレステーブル４０の書き換え対象エントリ４１を指定して、物理アドレステーブルデータバス（図示省略）を介して書き換え対象エントリ４１に物理ページアドレスを書き込む。
【００３２】ところで、ラムバスＤＲＡＭ等のメモリは、データバスとアドレスバスが共通になっていて、アドレスやアクセスの種類はコマンドパケットの中に書かれている。この場合、コマンドパケット内のアドレスを参照することによって、どのメモリに対するアクセスかを判別する。図７は、このようなラムバスＤＲＡＭに本発明を適用した場合の主記憶メモリ２００の構成を示す図である。この場合、アドレスデータ共通バス１０４によりマイクロプロセッサ２とメモリ１’（ラムバスＤＲＡＭ）は接続され、共通バス１０４を通じてコマンドパケットとデータパケットが受け渡される。このような場合でも、図２と同様に、各ヒット信号１０２をＮＯＲ回路３で集めて、マイクロプロセッサ２への割り込み信号１０３とする。
【００３３】図８は本発明の第３の実施の形態を示す図であり、ラムバスＤＲＡＭに本発明を適用したものである。図８において、共通バス１０４上のパケットはアドレスデータ振り分けロジック５０によって、コマンドパケットがアドレスバス１００’上に、データパケットがデータバス１０１’上にそれぞれ振り分けられる。アドレスバス１００’の値は論理ページアドレス１１０’とページオフセットアドレス１１１’に分割される。論理ページアドレス１１０’はアドレス変換テーブル２０に与えられ、メモリアレイ１０内の対応するページ２１をアクティブにする。ページオフセットアドレス１１１’の一部で指定されたメモリアレイ１０内のデータはＣＡＳバッファ３０に読み出され、ページオフセットアドレス１１１’の残りでＣＡＳバッファ３０内のアクセスするデータを指定する。なお、データの読み書きに関しては既に説明した従来のメモリと同様である。また、図８においても、アドレス変換テーブル２０に目的のアドレスがあればヒット信号１０２を出力する。
【００３４】図２に示したようにデータバス１０１を複数のメモリ１に分割して与える場合は、１つのページ１１が複数のメモリ１に分割されて置かれることになる。つまり、１ページが例えば８キロバイトのときに、図２のような４つにデータバスが分割される構成の場合は、２キロバイトごとに４つのメモリに分割されて置かれる。そのため、１つのメモリ内のページ数が多くなりエントリが足りなくなる。
【００３５】そこで、図９に示すように同じページが置かれるメモリに、ページエントリを分散させ、それぞれに別のページエントリを置く。そして、アドレス変換テーブル２０で変換された物理アドレスをバックバス１０５を通じて、他の３つのメモリに伝達する。アドレス変換テーブル２０が４つのメモリに分散されたので、ヒット信号１０２はすべてのメモリから取り出し、ＮＯＲ回路３でまとめる必要がある。もし、ページエントリ数が４つすべてでなく、２つで足りる場合は、分散させた２つをバックバス１０５で接続し、２つのヒット信号をＮＯＲ回路でまとめればよい。
【００３６】図１０はバックバス１０５を通じてエントリを分割させる場合を想定した本発明の第４の実施の形態を示す図である。メモリアレイ１０、アドレス変換テーブル２０、ＣＡＳバッファ３０、物理アドレステーブル４０は図６に示した第２の実施の形態と同様である。アドレス変換テーブル２０がヒットした場合、物理アドレステーブル４０内の該当するエントリ４１から取り出した値（物理ページアドレス）を使ってメモリアレイ１０を参照することに加えて、この値をバックバス１０５に出力する。そのため、スリーステートバッファ７０を使って出力する。この制御はヒット信号１０２を使って行う。アドレス変換テーブル２０がヒットしない場合、他のメモリ内のアドレス変換テーブルがヒットするとバックパス１０５から物理ページアドレスが与えられるため、バックバス１０５からのアドレスを使ってメモリアレイ１０を参照する。この切り替えは、ヒット信号１０２で制御された選択器７１を使って行われる。この結果、各メモリ間で下位アドレス（即ち、ページオフセットアドレス）を変えることで、複数のメモリ間で同一エントリ４１を共用できる。
【００３７】以上説明したように、本発明ではアドレス変換テーブルのエントリを増やすことができる。その理由は、従来はマイクロプロセッサ１つに集中してアドレス変換テーブルが置かれていて、チップ面積の制限によってエントリ数が限られていたが、メモリ１はコンピュータシステムに対して複数搭載されているので、少量ずつ各メモリ１にアドレス変換テーブルが置かれていても、トータルのエントリ数を増やすことができるからである。また、主記憶メモリ２００の容量を増設した場合に、アドレス変換テーブルのエントリ数を増やすことができる。その理由は、それぞれのメモリ１にアドレス変換テーブル２０を設けているため、メモリ１が増設されれば、一緒にアドレス変換テーブルのエントリが増加するからである。
【００３８】
【発明の効果】以上説明したように本発明によれば、コンピュータシステムの主記憶メモリとして複数設けられたメモリ集積回路において、前記メモリ集積回路を示すメモリアレイが数十から数百キロバイトずつ分割された各ページメモリと、各ページメモリに割り当てられる論理アドレスを物理アドレスに変換するためのアドレス変換テーブルとを集積化したので、コンピュータシステムにおいてアドレス変換テーブルのエントリ数を増加させることができ、したがって主記憶メモリに対するアクセス時間の平均を短縮できる。また、主記憶メモリの容量を増設する場合にはメモリアレイが増設されることから、これにともないアドレス変換テーブルも増加し、したがってアドレス変換テーブルのエントリ数が増加するため、主記憶メモリのアクセス時間の平均を短縮することができる。

【出願人】	【識別番号】０００００４２３７【氏名又は名称】日本電気株式会社
【出願日】	平成１０年１１月６日（１９９８．１１．６）
【代理人】	【識別番号】１０００６４６２１【弁理士】【氏名又は名称】山川政樹
【公開番号】	特開２０００－１４８５８８（Ｐ２０００－１４８５８８Ａ）
【公開日】	平成１２年５月３０日（２０００．５．３０）
【出願番号】	特願平１０－３１５７６２