情報処理装置

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【発明の名称】	情報処理装置
【発明者】	【氏名】井上愛一郎
【要約】	【課題】プログラムからアクセス可能な資源に対して、命令実行順序に従う参照・更新動作が行われる情報処理装置において命令実行を高速に処理する。【解決手段】個々の命令に対応して、該命令の種別に対応するデータが格納され、該命令の実行完了に伴う資源更新までの制御を行う手段２と、該命令実行に関与する機能に対応するデータが格納され、手段２の統合的制御に従って該機能の実行を制御する１つ以上の手段３とを備える。

【特許請求の範囲】
【請求項１】順次与えられる命令を実行する情報処理装置において、個々の命令に対応して、該命令の種別に対応するデータが格納され、該命令の実行完了に伴う資源更新までの制御を行う命令リザベーションステーション手段と、該命令実行に関与する機能に対応したデータが格納され、前記命令リザベーションステーション手段の統合的制御に従って、該機能の実行を制御する１つ以上の機能リザベーションステーション手段とを備えることを特徴とする情報処理装置。
【請求項２】命令の実行開始に対して、１つの命令に対して前記命令リザベーションステーション手段上の少なくとも１つのエントリへのデータ格納がなされることと、該１つの命令のデコード結果により、該命令の実行に必要な資源の使用に関連する１つ以上の機能リザベーションステーション手段上で、該命令リザベーションステーション手段上のエントリに関連させたエントリへのデータ格納がなされることを特徴とする請求項１記載の情報処理装置。
【請求項３】前記命令リザベーションステーション手段上のデータ格納済みエントリ数と、各機能リザベーションステーション手段上のデータ格納済みエントリ数とをそれぞれカウントする使用エントリ数カウント手段を更に備え、前記命令の実行開始に際して、該命令に対応する命令リザベーションステーション手段上の少なくとも１つのエントリ、または１つ以上の機能リザベーションステーション手段上に必要なエントリの空きがなく、いずれかのエントリにデータ格納不能の時は、該データ格納不能のエントリが使用可能となる時点まで命令実行開始を遅らせることを特徴とする請求項２記載の情報処理装置。
【請求項４】前記各機能リザベーションステーション手段のそれぞれのエントリ数が、前記命令リザベーションステーション手段内のエントリ数と同一か、あるいは命令リザベーションステーション手段内のエントリ数より少ないことと、該各機能リザベーションステーション手段の各エントリに、１つの命令の実行に関連する命令リザベーションステーション手段および他の機能リザベーションステーション手段内のエントリにおけると同一の識別子が格納されることを特徴とする請求項２記載の情報処理装置。
【請求項５】前記機能リザベーションステーション手段が、機能の実行によって得られるデータをプログラムからは観測されない作業レジスタに格納し、プログラマブルな資源の更新を行わないことを特徴とする請求項１記載の情報処理装置。
【請求項６】前記命令リザベーションステーション手段が、前記機能リザベーションステーション手段、または前記情報処理装置内で該機能リザベーションステーション手段によって制御される機能ユニットからの機能実行完了報告を受けた後に、命令実行順序に従って命令実行時に使用された資源更新の指示を行い、該命令に対応するデータが格納されたエントリの開放を行うことを特徴とする請求項１記載の情報処理装置。
【請求項７】前記機能リザベーションステーション手段が、主記憶オペランドアドレス生成用リザベーションステーション手段、演算処理用リザベーションステーション手段、および分岐処理用リザベーションステーション手段によって構成されることを特徴とする請求項１記載の情報処理装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は順次与えられる命令を実行する情報処理装置に係り、更に詳しくはプログラムからアクセス可能な資源、すなわちメモリの記憶領域、レジスタの内容などを、プログラムの命令実行順序に従って、逐次参照および更新する動作が実行される情報処理装置に関する。
【０００２】
【従来の技術】情報処理装置において、命令に対する処理を高速に実行するための様々な技術が用いられている。その１つはパイプライン処理である。パイプライン処理における処理のステージをより細かく刻むことにより、より高速のマシンサイクルを実現し、その結果として高性能を狙うスーパーパイプラインと呼ばれる方式や、パイプラインを複数設けたスーパースカラ方式などが実用化されている。
【０００３】第２の技術として、命令処理の実行をパイプラインによって制御する代わりに、リザベーションステーションと呼ばれる処理待ちのスタックを設けて、命令の実行制御を行う方式が実現されている。このリザベーションステーションを用いた方式では、パイプライン方式と違って、マシンサイクルを単位とする処理過程の数とは独立にスタックのエントリ数を選ぶことが可能であり、エントリ数を大きくすることによって高い並列度を狙うことができる。
【０００４】第３の更に高性能を狙う技術としてアウトオブオーダ方式がある。アウトオブオーダ方式とは、プログラムによって指示された命令順序とは異なった順序で、例えば入力データが揃った命令から随時実行する処理方式である。すなわちアウトオブオーダ方式においては、スタック内で処理可能なエントリが選択され、プログラムにより指示された命令順序とは異なった順序でそのエントリに対応する処理を随時実行することによって、高い並列度を実現することができる。
【０００５】アウトオブオーダ方式では命令の実行は任意の順序であるが、プログラムからアクセス可能な資源、すなわちメモリの記憶領域やレジスタの内容などは、プログラムの実行順序に従って参照、および更新されるように命令実行がなされる必要がある。
【０００６】このようにレジスタの内容がプログラムの実行順序に従って参照、および更新されることを保証する技術として、レジスタリネーミングがある。従来のレジスタリネーミングでは、アーキテクチャによって指定された論理レジスタの数より多くの物理レジスタが用意され、論理レジスタは全て物理レジスタに対応するように写像されて参照、および更新される。物理レジスタが論理レジスタより多く設けられるのは、何らかの要因でパイプラインがクリアされる時にも、論理レジスタに対応した物理レジスタの内容を保持しておくためである。
【０００７】
【発明が解決しようとする課題】このように、パイプライン方式よりも更に高速実行を狙ったリザベーションステーションによる方式を用いて、スタックのエントリ数を増やすことによって単位クロックあたりの処理性能を向上させることができるものの、ハードウェア量の増大を招いてしまうという問題点があった。また機能実行ユニットの数は限られているために、多くのエントリから実行すべき処理に対応するエントリを選択して命令実行を行うことになり、ハードウェア量の増大と相まってマシンサイクルの低下を招く結果となり、性能の向上を図ることが困難であるという問題点があった。
【０００８】アウトオブオーダ方式では、演算処理などの実行順序に関係なくプログラマブルな資源、すなわちメモリの記憶領域やレジスタの内容などの更新が命令実行順序に従って行われたように観測されるための仕組、例えば前述のレジスタリネーミングが必要となり、ハードウェア量の増大を招くと共にハードウェアがより複雑となり、高いマシンサイクルの実現を図ることは益々困難であるという問題点があった。
【０００９】更に、これらのマシンサイクルの低下とハードウェア量の増大という問題点を緩和するために、パイプライン方式とリザベーションステーション方式とを組み合わせ、処理を複数のステージに分割して、各ステージにスタックを設ける方法もあるが、この場合には１つのステージの処理の完了まで次のステージの処理を開始することはできず、またそのステージの間の遷移をプログラムの命令実行順序に従わずに行うことは困難であり、パイプライン処理方式の限界を越えることができないとう問題点があった。
【００１０】本発明の課題は、上述の問題点に鑑み、１つの命令に対応して命令の種別に対応するデータなどが格納される命令リザベーションステーションと、その命令の実行に関与する機能に対応した１種類以上の機能リザベーションステーションを互いに独立に備えることにより、命令実行を高速に処理することができる情報処理装置を提供することである。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成ブロック図である。同図は順次与えられる命令を実行する情報処理装置の原理構成ブロック図を示し、この情報処理装置１は命令リザベーションステーション手段２、および１つ以上の機能リザベーションステーション手段３を備えている。
【００１２】命令リザベーションステーション手段２は、個々の命令に対応してその命令の種別に対応するデータが格納され、その命令の実行完了に伴う資源更新までの制御を行うものである。
【００１３】機能リザベーションステーション手段３は、命令実行に関与する機能に対応したデータが格納され、命令リザベーションステーション手段２の統合的制御に従って、その機能の実行を制御するものであり、例えば複数種類の機能に対応して複数種類の機能リザベーションステーション手段３が備えられる。
【００１４】本発明の実施の形態においては、例えば命令の実行開始に際して１つの命令に対応して命令リザベーションステーション手段２上で少なくとも１つのエントリへのデータ格納がなされ、またその１つの命令デコード結果に応じて、命令の実行に必要な資源の使用に関連する１つ以上の機能リザベーションステーション手段３上のエントリへのデータ格納がそれぞれなされる。
【００１５】この命令リザベーションステーション手段２上のエントリと、その命令に関連する機能に対応したデーが格納される機能リザベーションステーション手段３上のエントリとは、例えば同一の識別子が格納されることによって、互いに関連させられる。
【００１６】また本発明の実施の形態においては、機能リザベーションステーション手段３によって機能の実行によって得られるデータはプログラムからは観測されない作業レジスタに格納され、プログラマブルな資源の更新は機能リザベーションステーション手段３によっては行われない。
【００１７】また本発明の実施の形態においては、命令リザベーションステーション手段２が機能リザベーションステーション手段３、または情報処理装置内で機能リザベーションステーション手段３によって制御される機能ユニットからの機能実行完了報告を受けた後に、命令実行順序に従って命令実行時に使用された資源更新の指示を行い、その命令に対応するデータが格納されたエントリの開放を行う。
【００１８】更に本発明の実施の形態においては、機能リザベーションステーション手段３は、例えば主記憶オペランドアドレス生成用リザベーションステーション手段、演算処理用リザベーションステーション手段、および分岐処理用リザベーションステーション手段によって構成される。
【００１９】以上説明したように本発明によれば、命令リザベーションステーション手段と、その命令によって実行される機能に対応する機能リザベーションステーション手段とが独立に備えられる。
【００２０】
【発明の実施の形態】図２は本発明の命令リザベーションステーション、および機能リザベーションステーションが備えられる情報処理装置の全体構成ブロック図である。
【００２１】図２において、インストラクションアドレスレジスタ（ＩＡＲ）１０、インストラクションフェッチエフェクティブアドレスジェネレータ（ＩＦＥＡＧ）１１、インストラクションエフェクティブアドレスレジスタ（ＩＥＡＲ）１２、インストラクションフェッチトランスレーションルックアサイドバッファ（ＩＦＴＬＢ）１３、インストラクションフェッチタグ（ＩＦＴＡＧ）１４、およびインストラクションフェッチローカルバッファストレージ（ＩＦＬＢＳ）１５は、本発明の情報処理装置における部分的なパイプラインとしての命令フェッチのパイプライン動作を行うものである。
【００２２】この命令フェッチパイプラインは命令フェッチのリクエスト発行サイクルＩ、タグとＴＬＢへのアクセスサイクルＩＴ、バッファアクセスサイクルＩＢ、およびフェッチ完了サイクルＩＲから成り、主記憶からフェッチされた命令は命令バッファ１６に与えられる。
【００２３】命令バッファ１６に与えられた命令は、命令デコードのパイプラインにおいてインストラクションワードレジスタ１７、デコーダ１８によってデコードされる。このパイプラインは、命令のプレゼンテーションサイクルＥ、およびデコードサイクルＤから成る。
【００２４】このデコードサイクルの終了（Ｄリリース）時に命令リザベーションステーションに相当するコミットスタックエントリ（ＣＳＥ）２０にエントリが作成されると共に、命令のデコード結果に対応して主記憶オペランドアドレス生成用リザベーションステーションに相当するリザベーションステーションフォーアドレスジェネレーション（ＲＳＡ）２１、演算処理用リザベーションステーションに相当するリザベーションステーションフォーエクセキューション（ＲＳＥ）２２、および分岐処理用リザベーションステーションに相当するリザベーションステーションフォーブランチ（ＲＳＢＲ）２３に必要なエントリが作成される。
【００２５】一般的にＲＳＡ２１，ＲＳＥ２２、およびＲＳＢＲ２３のそれぞれのエントリ数はＣＳＥ２０のエントリ数より少なく、例えばエントリ数はＣＳＥ２０に対して１６、ＲＳＡ２１に対して６、ＲＳＥ２２に対して８、ＲＳＢＲ２３に対して４となる。
【００２６】デコードサイクルの完了時（Ｄリリース）に命令デコードの結果としてエントリが作成されるべき機能リザベーションステーションにエントリの空きがない場合には、その命令はインストラクションワードレジスタ１７に止まり、必要なエントリに空きが生じた時点でＣＳＥ２０、および必要なリザベーションステーション上にエントリが作成される。このために各機能リザベーションステーションに対応して後述するリソースカウンタが用意されており、エントリが作成される時にその値はインクリメントされ、そのエントリに対応する処理が完了するときにポインタの値がデクリメントされる。
【００２７】ＣＳＥ２０に対しては後述するインポインタが備えられ、デコードサイクルの終了時にＣＳＥ２０に作成されるエントリの番号がそのインポインタの値によって指示され、この番号は命令識別子（ＩＩＤ）として、各機能リザベーションステーション上の対応するエントリにも登録され、処理中の命令を命令実行順序と共にユニークに識別するために使用される。
【００２８】分岐処理用リザベーションステーションＲＳＢＲ２３に対しても、ＣＳＥ２０に対するインポインタとは異なるインポインタが備えられ、そのインポインタによって指示される位置にエントリが作成される。これに対してＲＳＡ２１、およびＲＳＥ２２に対しては基本的にアウトオブオーダ処理が行われるために、リザベーションステーションの中で空いているエントリが探され、エントリの作成が行われる。
【００２９】ＣＳＥ２０に対しては、そのエントリが解放される時点でインクリメントされるアウトポインタが備えられ、アウトポインタの指す先頭のエントリが、実行中で未完了の命令のうちで、実行順序が最も古いものとして識別される。エントリの解放に先立って実行されるプログラマブルな資源の更新は、アウトポインタの指す命令から順に行われ、命令の実行順序に従った資源の更新順序が保証される。
【００３０】ＲＳＢＲ２３も同様にアウトポインタを備えるが、分岐の確定はアウトオブオーダ処理である。これに対してＣＳＥ２０に対する分岐の完了報告はアウトポインタの指すエントリから順次実行される。
【００３１】ＲＳＡ２１とＲＳＥ２２内のエントリに対する処理順序としては実行可能なエントリから任意の順序で行われるが、複数の実行可能なエントリに対しては命令実行順序の古いものから処理が行われる。
【００３２】図２において、命令デコードのパイプライン動作（Ｅ－Ｄ）の後にアドレス計算のパイプライン、記憶制御（Ｓ）ユニットの（キャッシュアクセスの）パイプライン、演算実行のパイプライン、および資源更新のパイプラインの動作が必要に応じて実行される。
【００３３】アドレス計算のパイプラインはアドレス生成プライオリティサイクルＰ_A、アドレス生成サイクルＡから成る。ＳユニットのパイプラインはプライオリティサイクルＰ_S、タグとＴＬＢへのアクセスサイクルＴ_S、バッファアクセスサイクルＢ_S、および完了サイクルＲ_Sから成る。演算実行パイプラインは、プライオリティサイクルＰ_E、バッファアクセスサイクルＢ_E、および実行サイクルＸ_Eから成る。資源更新パイプラインは更新サイクルＵ、書込みサイクルＷから成る。
【００３４】これらのパイプラインを用いて実行される処理については、本発明に関連する部分だけを後述することとし、続いて本発明の実施形態における命令リザベーションステーションとしてのＣＳＥ２０、機能リザベーションステーションとしてのＲＳＡ２１，ＲＳＥ２２、およびＲＳＢＲ２３に対するエントリの作成について説明する。
【００３５】図３は図２のコミットスタックエントリ（ＣＳＥ）２０の各エントリにおけるデータ格納形式の説明図である。ＣＳＥ２０の各エントリに対しては、そのエントリが有効であるか否かを示すビットＶ、オペレーションコード（ＯＰＣ）、その命令に対して演算処理が実行されるか否かを示すＥ、分岐命令か否かを示すＢ、演算処理が行われる場合にその完了を示すＥＣ、分岐の完了を示すＢＣ、分岐の成立を示すＢＴ、レジスタの更新があるか否かを示すライトタグとしてのＷＲ、主記憶へのストアがあるか否かを示すＳＴ、レジスタの更新がある場合のレジスタ番号ＷＡ、条件コードの変更があるか否かを示すＣＸ、条件コードＣＣが格納される。
【００３６】命令デコード時のエントリ作成時にはＶ，ＯＰＣ，Ｅ，Ｂ，ＷＲ，ＷＡ，ＳＴ、およびＣＸの内容が設定される。命令実行時には、例えば演算処理が完了すると演算器からその完了報告がＩＩＤを伴って行われ、それに対応してエントリ内のＥＣビットがセットされ、必要に応じて条件コード（ＣＣ）がセットされる。分岐処理の完了の場合には、ＲＳＢＲ２３からＩＩＤを伴って完了報告が行われ、分岐完了ビットＢＣと、分岐結果に応じて分岐成立ビットＢＴがセットされる。
【００３７】Ｅビットが“０”すなわち演算が実行されない場合か、ＥＣビットが“１”すなわち演算が終了した場合を第１の条件、Ｂビットが“０”すなわち分岐処理でない場合か、ＢＣビットが“１”すなわち分岐が完了した場合を第２の条件とすると、第１の条件と第２の条件とが共に成立する場合、その命令に関するＣＳＥ２０内のエントリの処理は完了したと判断される。
【００３８】アウトポインタの値が指すＣＳＥ２０のエントリに対してこの条件が共に成立すると、そのエントリに関する資源の更新（資源更新のパイプラインに対応）とエントリの解放の処理が行われる。そのエントリのＷＲビットが“１”の場合には、ＷＡによって示されるレジスタ、例えば汎用レジスタ（ＧＲ）へのデータ書込み、すなわち作業レジスタとしてのレジスタアップデートバッファ（ＲＵＢ）３６に保持されたデータの書込みが指示され、ＳＴビットが“１”の場合には、主記憶へのストアデータを保持するストアバッファ（ＳＴＢ）に保持されているデータの主記憶オペランドへの書込みが指示される。
【００３９】資源の更新と同時に、実行される命令のアドレスを示すプログラムステータスワードの命令アドレスレジスタ（ＰＳＷＩＡＲ）の値の更新の指示も行われる。エントリのＢビットが“０”すなわち分岐命令ではないか、ＢＴビットが“０”すなわち分岐が不成立の場合には、エントリのＯＰＣによって決まる命令語長の分だけＰＳＷＩＡＲの値がインクリメントされ、Ｂビットが“１”でＢＴビットが“１”、すなわち分岐命令で分岐が成立した場合には後述するＲＳＢＲ２３の内部でＩＩＤが一致するエントリのターゲットアドレス（ＴＡ）、すなわち分岐の飛び先アドレスが読み出され、この値を用いてＰＳＷＩＡＲの値の置き換えが行われる。
【００４０】更にＣＳＥ２０のエントリが解放されることがＲＳＢＲ２３に通知され、ＩＩＤが一致するエントリのＶビットが“０”とされてＲＳＢＲ２３のエントリが解放され、またＣＳＥ２０に対するリソースカウンタの値がデクリメントされ、アウトポインタの値がインクリメントされる。
【００４１】主記憶オペランドアドレス生成処理用リザベーションステーション（ＲＳＡ）２１に対しては、命令デコードの結果主記憶オペランドアドレスの生成が必要な場合にエントリが作成される。図４はそのエントリにおけるデータ格納形式の説明図である。そのエントリにはエントリが有効か無効かを示す有効ビットＶ、前述の命令識別子ＩＩＤ、命令コード（ＯＰＣ）、インデックスレジスタを使用するか否かを示すインデックスバリッド（ＸＶ）、使用する場合のレジスタ番号ＩＸＡ、ベースレジスタを使用するか否かを示すベースバリッド（ＢＶ）、使用する場合のその番号（ＢＳＡ）、ディスプレースメントの値（Ｄ、使用しない場合には０）が格納され、これらの値は命令デコードの結果に対応してエントリの作成時に全て設定される。
【００４２】ＲＳＡ２１は使用すべきレジスタ、例えばインデックスレジスタやベースレジスタが使用可能か否かを調べる。ここでこれらのレジスタが使用可能でない条件は、基本的に自分自身の命令よりも前の実行順序の命令によってレジスタ内容の更新が予定されていて、その更新がまだ完了していないことである。
【００４３】使用すべきレジスタが使用可能である時に、そのエントリに対する処理は可能と判断される。ＲＳＡ２１は処理可能なエントリの中で最も実行順序の古い命令に対応するエントリを優先して１つのエントリを選択し、そのエントリのＸＶ，ＢＶ，ＩＸＡ，ＢＳＡの値に従ってレジスタスタックに対する読出し要求を行うと共に、エフェクティブアドレスジェネレータ（ＥＡＧ）２６に対してＯＰＣ，ＩＩＤ、およびＤの値を用いてアドレスの生成を指示する。
【００４４】ここで現在使用可能でないレジスタを必要するエントリに対する処理は命令実行順序に無関係に後回しにされる。すなわちＲＳＡ２１の処理は基本的にアウトオブオーダである。ＲＳＡ２１は以上の処理（アドレス計算のパイプラインに対応）が終わるとＣＳＥ２０に対して処理の完了報告を行う。そのエントリのＶビットを“０”にしてエントリを解放すると共に、ＲＳＡ２１に対応するリソースカウンタの値をデクリメントする。
【００４５】ＥＡＧ２６は、ＲＳＡ２１の指示に従って、受け取ったインデックスレジスタの値とベースレジスタの値、およびＲＳＡ２１から直接送られるＤの値の加算を行って主記憶オペランドアドレスの生成を行い、ＯＰＣに従ってフェッチ、またはストアのリクエストをＩＩＤを伴って記憶制御ユニット、すなわちＳユニットに対して発行する。更にＩＳＢＲ２３に対しても、ＩＩＤを伴って主記憶オペランドアドレスの生成を行ったことを報告する。すなわちＲＳＢＲ２３に対して分岐先アドレスとしてオペランドアドレスを与える。
【００４６】Ｓユニットでは、ＥＡＧ２６から要求された処理を行う。その要求がフェッチ（キャッシュアクセスのパイプラインに対応）の場合には、主記憶データのフェッチが完了した時点でステータスバリッド（ＳＴＶ）信号と、その要求に対応するＩＩＤをＲＳＥ２２に報告する。またその要求がストアの場合には、その処理が可能となった時点でＳＴＶ信号とＩＩＤをＲＳＥ２２に報告して、ストア待機状態に移行する。演算器からストアデータがＥ（演算実行）ユニットにあるストアデータレジスタＥＵＳＴＤＲ３４にセットされたことがＩＩＤを伴って報告された時点で、そのデータがストアバッファ（ＳＴＢ）に取り込まれ、その後ＣＳＥ２０からの指示に従って主記憶オペランドへの書込みが実行される。
【００４７】ＲＳＥ２２に対しては、演算器（Ｅユニット）における演算処理（演算実行のパイプラインに対応）が必要な場合にエントリが作成される。図５はそのエントリにおけるデータ格納形式の説明図である。このエントリには有効ビット（Ｖ）、ＩＩＤ，ＯＰＣ、第１オペランドを使用するか否かを示す１Ｖ、使用する場合にそれがレジスタオペランドか否かを示す１Ｒ、レジスタオペランドの場合のレジスタの番号Ｒ１Ａ、第２オペランドを使用するか否かを示す２Ｖ、使用する場合にレジスタオペランドか否かを示す２Ｒ、レジスタオペランドの場合のレジスタの番号Ｒ２Ａが、命令デコード結果に従って、エントリ作成時に設定される。
【００４８】ＲＳＥ２２は、使用すべきオペランドが使用可能か否かを調べ、使用可能である時、命令順序が最も古いエントリを優先して１つのエントリを選択し、そのエントリに対応する処理を開始する。レジスタオペランドが指示されている場合の使用可能か否かの判断は、ＲＳＡ２１に対する判断と同様である。これに対して主記憶オペランドの場合には、ＳユニットからのＩＩＤを伴ったＳＴＶ信号によってオペランドが使用可能となったことを認識する。使用可能でないオペランドを必要とするエントリに対する処理は、命令実行順序に無関係に後回しにされる。すなわちＲＳＥ２２における処理は基本的にアウトオブオーダである。
【００４９】ＲＳＥ２２は処理を開始すると、エントリ内の１Ｖ，２Ｖ，１Ｒ，２Ｒ，Ｒ１Ａ，Ｒ２Ａの値に従ってレジスタスタックに対して読出し要求を行い、読み出されたデータをＥユニットの入力に供給する。主記憶オペランドの場合には入力データはＳユニットからの指示で供給され、ＲＳＥ２２が演算の実行をＩＩＤを伴って演算器に対して指示する。ＲＳＥ２２は、以上の処理が終わるとそのエントリのＶビットを“０”にしてエントリを解放すると共に、ＲＳＥ２２に対応するリソースカウンタの値をデクリメントする。
【００５０】演算器はＲＳＥの指示に従った演算の実行を完了すると、作業レジスタ（ＲＵＢ）３６に演算結果のデータを格納すると共に、ＣＳＥ２０に対してＩＩＤと必要に応じて条件コードを伴った完了報告を行う。例えば比較命令では、演算が完了したことと、その結果の条件コードがＣＳＥ２０に報告される。またそのＩＩＤに対応する命令がストアの場合には、ＥＵＳＴＤＲ３４にデータをセットし、ＩＩＤを伴ってそれをＳユニットに報告する。
【００５１】ＲＳＢＲ２３に対しては、分岐命令の場合にエントリが作成される。図６はそのエントリへのデータ格納の説明図である。エントリ作成時には、命令デコード結果に従って有効ビットＶ，ＩＩＤ，ＯＰＣ、条件分岐の場合の条件コードマスク（Ｍ）が設定される。条件分岐命令ではマスクフィールド４ビットがそれぞれ条件コードの値０，１，２，３に対応し、条件コードの値がマスクフィールドの“１”のビットに対応すると分岐が成立する。例えばマスクフィールド４ビットが“１０００”であり、条件コード＝０であると分岐が成立する。
【００５２】分岐先アドレスが求められたことが、ＥＡＧ２６からＩＩＤを伴って報告されると、そのＩＩＤを持つエントリのターゲットアドレス（ＴＡ、分岐先アドレス）の有効性表示（ＴＡＶ）が“１”にセットされると共に、そのアドレスデータＴＡがセットされる。
【００５３】分岐の確定、すなわち分岐成立、または不成立の決定は、分岐が無条件に行われるものは即時行われ、また条件、例えば条件コードに依存するものはその条件コードが参照可能となった後に行われる。条件コードが参照可能である条件は、自分自身の命令よりも実行順序が古く、条件コードを更新する未完了の命令が存在しないか、またはそれらのうちで自分自身の命令に最も近い命令に関する演算が完了していて、条件コードがすでに確定していることである。これはＣＳＥ２０の内部で、自分自身の命令よりも実行順序の古い有効なエントリの中のＣＸビットとＥＣビットとの組合せによって知ることができる。
【００５４】分岐が確定すると、分岐の成立か不成立かに応じてＴ／Ｒビットがセットされる。分岐成立時にはＴ＝Ｒ＝１に、不成立時にはＴ＝０でＲ＝１にセットされる。
【００５５】分岐が確定し、分岐が不成立、すなわちＴ＝０でＲ＝１である場合、または分岐成立（Ｔ＝Ｒ＝１）で、かつ分岐先アドレスが有効（ＴＡＶ＝１）となると、ＲＳＢＲ２３はそのエントリに関する完了報告を、ＩＩＤを伴ってＣＳＥ２０に対して行う。
【００５６】ＲＳＢＲ２３のエントリの解放とリソースカウンタの値の更新は、ＣＳＥ２０からの指示によって行われる。それまでの間は、ＲＳＢＲ２３内の解放されるべきエントリは処理完了状態のまま、待機の状態となっている。このように待機状態となっている理由について説明すると、ＲＳＢＲ２３は前述のように分岐成立か否かとその分岐先アドレスを格納しており、ＣＳＥ２０は次に完了すべき命令が分岐命令である時に、ＲＳＢＲ２３に対応するアウトポインタのポインタ値によって最も実行順序の古い分岐に関する情報をＲＳＢＲ２３から引き出して命令完了処理に使用すると同時に、ＲＳＢＲ２３の対応するエントリの解放を指示するためである。
【００５７】図７はＣＳＥ２０，ＲＳＡ２１，ＲＳＥ２２、およびＲＳＢＲ２３に対してそれぞれ設けられるリソースカウンタの説明図である。同図においてリソースカウンタは加算器（演算器）４１とレジスタ４２から構成されている。それぞれのリザベーションステーションにエントリが作成されるごとに、加算器４１の出力はインクリメントされ、加算結果、すなわち使用されているエントリ数としてレジスタ４２に格納され、またエントリが解放される場合には加算結果はデクリメントされてレジスタ４２に格納される。
【００５８】図８はＣＳＥ２０、およびＲＳＢＲ２３のそれぞれに対応して設けられるインポインタの説明図であり、リソースカウンタと同様に加算器４４とレジスタ４５とによって構成される。リザベーションステーションにエントリが作成されるごとに、加算器４４の加算結果がインクリメントされ、レジスタ４５に格納される。
【００５９】図９は同じくＣＳＥ２０、およびＲＳＢＲ２３に対応して設けられるアウトポインタの説明図である。図８のインポインタと同様に、加算器４７とレジスタ４８によって構成され、エントリが解放されるたびに加算器４７の加算結果はインクリメントされ、前述のようにＣＳＥ２０に対してはアウトポインタの値によって指されるエントリが、実行中で未完了の命令のうちで実行順序が最も古いものとなる。
【００６０】具体的な命令に対応して、各リザベーションステーションのエントリに格納される内容を図１０～図１３を用いて説明する。図１０はＲＸ形式演算命令（加算、減算等）に対応する各リザベーションステーションのエントリへの格納内容の説明図である。この命令はレジスタＲ１の内容と、Ｘ２，Ｂ２、およびＤ２によって指定される主記憶オペランドアドレスの内容との演算結果をレジスタＲ１に格納する命令であり、ＣＳＥ２０，ＲＳＡ２１，ＲＳＥ２２にエントリが作成され、図に示す内容が格納される。ＲＳＢＲ２３にはエントリは作成されない。ＣＳＥ２０のエントリにおいて、ＥＣに対しては演算器からの演算完了報告が行われた時点でその値が“１”とされ、この時同時に条件コードＣＣのセットが行われる。図１１はＲＲ形式演算命令（加算、減算等）に対応するＣＳＥ２０、およびＲＳＥ２２のエントリへのデータ設定の説明図である。この命令は、レジスタＲ１とＲ２の内容の演算結果をレジスタＲ１に格納する命令であり、この命令に対してＲＳＡ２１、およびＲＳＢＲ２３にはエントリは作成されない。ＣＳＥ２０のエントリにおけるＥＣに対しては、図１０におけると同様に演算器からの演算完了報告が行われた時点で“１”が設定され、この時同時に条件コードＣＣがセットされる。
【００６１】図１２はＲＸ形式分岐命令（ブランチオンコンディション等）に対応する各リザベーションステーションのエントリへの格納データの説明図である。ＣＳＥ２０，ＲＳＡ２１、およびＲＳＢＲ２３にエントリが作成され、ＲＳＥ２２に対してはエントリの作成は行われない。ＣＳＥ２０のエントリにおけるＢＣに対しては、ＲＳＢＲ２３からの分岐完了報告が行われた時点でその値が“１”とされ、分岐が成立する場合にはＢＴも“１”とされる。またＲＳＢＲ２３のエントリにおけるＴＡＶに対してはエフェクティブアドレスジェネレータ２６からのアドレス生成報告の時点でその値が“１”とされ、同時にターゲットアドレスＴＡの値もセットされる。
【００６２】図１３はストア命令に対応する各リザベーションステーション上のエントリへのデータ格納の説明図である。この命令においては、レジスタＲ１の内容がＸ２，Ｂ２、およびＤ２によって指定される主記憶オペランドアドレスに格納される。この命令に対してはＣＳＥ２０，ＲＳＡ２１、およびＲＳＥ２２上にエントリが作成され、ＲＳＢＲ２３に対してはエントリの作成は行われない。ＣＳＥ２０のエントリにおけるＥＣに対しては、演算器からの演算完了報告の時点でその値が“１”とされる。
【００６３】続いて図２における各リザベーションステーションへのエントリ作成、ＣＳＥ２０の中にエントリが作成された命令完了時における処理などについて、図１４～図１８を用いて更に説明する。図１４は各リザベーションステーションにエントリを作成するための、Ｄリリース信号出力の説明図である。前述のように、必要なリザベーションステーション上にエントリの空きがなく、エントリが作成できない場合には、その命令はインストラクションワードレジスタ１７（ＩＷＲ）上に留まるが、エントリに空きがある場合には、Ｄリリース信号の出力に伴って各リザベーションステーション上に必要なエントリが作成される。
【００６４】図１４において、各リザベーションステーションに対するリソースカウンタ内のレジスタ４２の出力がエントリのフル状態を示す値である時には、デコーダ５０によってエントリフル信号が出力される。ここではＲＳＡリソースカウンタのみが示されているが、そのエントリフル信号はＩＷＲ１７の格納内容のデコード結果としてのＲＳＡの使用（エントリ作成）を示すＲＳＡエントリＵＳＥ信号（デコーダ１８の出力）と共にアンドゲート５３に入力され、アンドゲート５３の出力は、他のリソースカウンタのエントリフル信号とエントリＵＳＥ信号との論理積、すなわちアンドゲート５３と同様のアンドゲートの出力と共にノアゲート５１に入力される。ノアゲート５１の出力はインストラクションワードレジスタ（ＩＷＲ）１７に有効な命令が格納されていることを示すＩＷＲバリッド信号と共にアンドゲート５２に与えられる。アンドゲート５２の出力は、全てのリザベションステーションに対応するエントリフル信号とエントリＵＳＥ信号との論理積がＬであり、ＩＷＲバリッド信号がＨである時にＨとなり、その出力はＤリリース信号となる。
【００６５】図１５はＤリリース信号の入力に対応するリザベーションステーションへのエントリ作成の説明図である。図１４において全てのリザベーションステーションに対応するエントリフル信号とエントリＵＳＥ信号との論理積がＬであり、ＩＷＲバリッド信号がＨである時に、Ｄリリース信号がデコーダ１８と各リザベーションステーションの間に設けられるインゲート制御回路２０ａ～２３ａに与えられる。そしてデコーダ１８のデコード結果としての各リザベーションステーションのエントリＵＳＥ信号に対応して、ＣＳＥ２０からＲＳＢＲ２３に対して、必要なエントリへのデータ格納が行われる。またＤリリース信号は、ＩＷＲ１７の前段に備えられるインゲート制御回路１７ａにも与えられ、ＩＷＲ１７に次の命令語が格納される。
【００６６】図１６は演算の終了時におけるＣＳＥのエントリに関する資源の更新とエントリ解放の処理の説明図である。ＣＳＥのｎ番目のエントリ２０のＷＲビットが“１”であれば、このｎ番目のエントリに対応する演算完了信号の入力時点でアンドゲート５５の出力はＨとなり、この信号は書込み指示信号として汎用レジスタＧＲ、または浮動小数点レジスタ（ＦＲ）３７に与えられる。そしてＷＡによって示されるレジスタに作業用レジスタとしてのレジスタアップデートバッファ（ＲＵＢ）３６に格納されていたデータが書き込まれる。
【００６７】図１７はＣＳＥのエントリ解放時におけるストアデータの主記憶への書込みの説明図である。ＣＳＥのｎ番目のエントリのＳＴビットが“１”の場合には、このエントリに対応する演算完了信号の入力によってアンドゲート５６から主記憶へのストア要求が出され、演算ユニットのストアデータレジスタ（ＥＵＳＴＤＲ）３４に保持されているデータがストアデータとして主記憶に出力される。
【００６８】図１８は、ＣＳＥのエントリ解放に伴って実行される、プログラムステータスワードの命令アドレスレジスタの値の更新の説明図である。ｎ番目のエントリに対する演算完了信号の入力時点でＣＸビットが“１”の場合にはアンドゲート５７の出力がＨとなり、その出力はインゲート制御回路５８に与えられ、ｎ番目のエントリに格納されている条件コードＣＣがインゲート制御回路５８を介してプログラムステータスワード（ＰＳＷ）の条件コード格納領域に書き込まれる。
【００６９】一方、ｎ番目のエントリのＯＰＣに格納されている命令語のデコーダ６２によるデコード結果によって決まるインストラクションレングスコード（ＩＬＣ）、すなわち命令語の長さを表すコードの値が、現在の命令アドレスレジスタ（ＩＡＲ）の値と加算器６０によって加算され、その加算結果はセレクタ６１を介して再びＩＡＲに与えられる。
【００７０】分岐命令で分岐が成立した場合には、ｎ番目のエントリのＢおよびＢＴビットの“１”が演算完了信号と共にアンドゲート５９に与えられ、アンドゲート５９の出力はＲＳＢＲ２３のエントリに格納されているターゲットアドレス（ＴＡ）、すなわち分岐の飛び先アドレスを選択させるようにセレクタ６１を制御し、飛び先アドレスがＩＡＲに格納される。
【００７１】図１９は本発明における命令実行順序とリソース更新順序の説明図である。同図においては上から３つの命令が順次、図２の命令バッファ１６に与えられるものとする。最初の命令に対しては、記憶制御ユニット（Ｓユニット）に対するパイプラインにおいてキャッシュミスが発生し、主記憶からのデータ転送を待つために、実際の演算は遅れて実行される。
【００７２】第２、第３の命令に対してはキャッシュにヒットし、直ちに演算が行われるために、これらの命令の実行は第１の命令の再起動以前に終了する。しかしながら資源更新のパイプラインとしてのＵ，Ｗの処理は命令の実行順序に従って行われるため、第１の命令に対するこれらの処理が行われた以後に、第２、第３の命令に対する処理が実行される。
【００７３】以上の説明においては、１サイクルに１つの命令に対応してＤリリース信号が出力され、１つの命令毎に各リザベーションステーションにエントリが作成されるものとして発明の実施形態を説明したが、インストラクションワードレジスタに複数命令を一度に与え、ＣＳＥに対応するインポインタの値を一度に“２”以上更新して、複数の命令に対応して複数のエントリを同時に作成することも可能である。
【００７４】この場合リソースカウンタやアウトポインタの値も一度に“２”以上更新する機能を追加する必要があるが、複数命令に対応して複数のエントリを同時に作成する場合と、１つずつの命令に対応して１つずつエントリを作成する場合とで、各リザベーションステーションの動作には特別な差は生じない。
【００７５】またエフェクティブアドレスジェネレータや演算器をそれぞれ複数個設け、各機能リザベーションステーションから実行可能なエントリを複数個同時に選択して、アドレス生成や演算実行を行うことも可能であり、この場合にも複数のエントリを同時に選択すること以外には、各リザベーションステーションの動作には特別の差は生じない。更にＣＳＥの機能を拡張し、ＰＳＷＩＡＲの更新時にも、同時に複数のエントリに対応する命令の命令語の長さの加算を行うことによって、複数命令を同時に終了することも可能である。
【００７６】
【発明の効果】以上詳細に説明したように、本発明によれば個々の命令に対応する命令リザベーションステーションのエントリと、命令の実行に関与する機能に対応する１種類以上の機能リザベーションステーションのエントリとを互いに独立に作成し、実行可能な命令から命令を実行し、資源更新については命令実行順序に従って行うことが可能となり、処理の並列度を大幅に向上させることができ、情報処理装置の性能向上に寄与するところが大きい。

【出願人】	【識別番号】０００００５２２３【氏名又は名称】富士通株式会社
【出願日】	平成１０年７月７日（１９９８．７．７）
【代理人】	【識別番号】１０００７４０９９【弁理士】【氏名又は名称】大菅義之（外１名）
【公開番号】	特開２０００－２０３０６（Ｐ２０００－２０３０６Ａ）
【公開日】	平成１２年１月２１日（２０００．１．２１）
【出願番号】	特願平１０－１９１９００