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【発明の名称】 情報処理装置用バスおよびその情報処理装置
【発明者】 【氏名】近藤 伸和

【氏名】野々村 到
【要約】 【課題】本発明の目的は、種々のプロトコルを使用するＩ／Ｏ装置との接続性を保ちつつ、情報処理装置内部のバス階層の数を減らすことにある。

【解決手段】本発明では、システムバスとＩ／Ｏバスの使用するプロトコルの両方を使用することができる混在型システムバス（４０１）を設け、且つバスアダプタ内部のバッファをアクセス先別に設け（４０６、４０８）、システムバスのプロトコルに対応するＩ／Ｏ装置（７）へのアクセス頻度をＩ／Ｏバスのプロトコルに対応するＩ／Ｏ装置（５）へのアクセス頻度より高めるシステムバス制御手段（４１４）を備えた構成とする。これにより、処理速度の遅いＩ／Ｏ装置が、グラフィックス等の処理速度の速いＩ／Ｏ装置の処理を待たせることによるシステム性能の低下を防止しつつ、バスの階層数を減少することができる。
【特許請求の範囲】
【請求項１】中央処理装置と、バスアダプタと、前記バスアダプタと複数の入出力装置を接続するバスとを有する情報処理装置において、前記バスは、前記複数の入出力装置に各々対応するプロトコルで共通して使用するバス信号線を有することを特徴とする情報処理装置。
【請求項２】請求項１記載の情報処理装置において、前記バスアダプタは、該バスアダプタに入力される信号のプロトコルを判定する判定手段と、前記判定手段によって判定されたプロトコルごとに前記信号を格納する複数のバッファと、所定の基準に従って前記複数のバッファから前記バスに信号を送出するバッファを選択する手段と、を有することを特徴とする情報処理装置。
【請求項３】請求項２記載の情報処理装置において、前記所定の基準とは、前記複数のバッファにそれぞれ対応する前記プロトコルごとの情報転送性能の比率が前記複数のバッファのそれぞれが前記バスを使用する頻度の比率となるように前記バッファを選択するという基準であることを特徴とする情報処理装置。
【請求項４】中央演算装置から入出力装置へのバスを介した信号転送を制御するバスアダプタにおいて、当該バスアダプタに入力される異なるプロトコルにそれぞれ対応した複数の信号を前記プロトコルごとに振り分けて前記入出力装置に転送する転送手段と、を有することを特徴とするバスアダプタ。
【請求項５】請求項４記載のバスアダプタにおいて、前記転送手段とは、該バスアダプタに入力される複数の信号のプロトコルを判定する判定手段と、前記判定手段によって判定されたプロトコルごとに前記信号を格納する複数のバッファと、所定の基準に従って前記複数のバッファから前記バスに信号を送出するバッファを選択する手段と、を有することを特徴とするバスアダプタ。
【請求項６】請求項５記載のバスアダプタにおいて、前記所定の基準とは、前記複数のバッファにそれぞれ対応する前記プロトコルごとの情報転送性能の比率が前記複数のバッファのそれぞれが前記バスを使用する頻度の比率となるように前記バッファを選択するという基準であることを特徴とするバスアダプタ。
【請求項７】バスアダプタと複数の入出力装置を接続するバスであって、異なるプロトコルが共通に使用するバス信号線を有することを特徴とするバス。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、パ−ソナルコンピュ−タ等、バスを使用した情報処理装置に係り、特にそのバスを使用した情報処理の高速化技術に関する。
【０００２】
【従来の技術】従来のバスを使用した情報処理装置の技術に関しては、特開平５−２３３５２８に開示されている。従来、パ−ソナルコンピュ−タを始めとする情報処理装置は、図３に示すように複数のバスが階層的に接続された構成になっている。最上位のバスは演算装置（ＣＰＵと称する）バス９で、ＣＰＵの性能向上に伴い、そのＣＰＵバスで使用される周波数も上昇していく。これに対して、標準Ｉ／Ｏバス３０７は何世代にも渡って入出力装置（以下、Ｉ／Ｏ装置と称する）や部品を継続的に活用するため、従来機との互換性を重視し、ＣＰＵバスとは分離独立されている。また、最近のＰＣでは、複数の標準Ｉ／Ｏバスを束ねてＣＰＵバスとのインタフェ−スをとったり、グラフィックス等の高速Ｉ／Ｏ装置を接続するために、高速システムバス３０６が間に挿入された３階層のバス構成をとるのが一般的な方式となっている。
【０００３】従来技術の方式では、システムバスと比較的低速な標準Ｉ／Ｏバスが分離されているため、高速なグラフィックス等の転送が処理速度の遅いＩ／Ｏ装置の転送によってまたされることがない。
【０００４】
【発明が解決しようとする課題】従来の方式では、ＣＰＵバス、あるいは高速システムバスと標準Ｉ／Ｏバスが分離されているため、高速なグラフィックス等の転送が処理速度の遅いＩ／Ｏ装置の転送によって邪魔されることがない反面、３階層構造であるために、ＣＰＵからＩ／Ｏ装置へのアクセス時間（レイテンシ−）が増大するという問題がある。一方、レイテンシ−を小さくするためバスを２階層構造にすると、高速システムバスと標準Ｉ／Ｏバスの各々に対応したＩ／Ｏ装置を活用することができなくなり、装置設計の自由度が減少するという不便さが生じる。
【０００５】本発明の目的は、複数のバス（高速システムバス、標準Ｉ／Ｏバス等）と多様なＩ／Ｏ装置との接続性は保ちつつ、情報処理装置内部のバス階層の数を減らすことでＣＰＵからＩ／Ｏ装置へのアクセス時間（レイテンシ−）を低減することにある。
【０００６】
【課題を解決するための手段】本発明では上記目的を達成するため、複数のバス（高速システムバス、標準Ｉ／Ｏバス等）で使用されるプロトコルを全て使用できるバス（以下、混在型システムバスと称する）を新たに定義する。ここで、混在型システムバスの有するバス信号線数が増加してバスアダプタのコストが増大することを防ぐため、混在型システムバスの有するバス信号線は極力共用とする。具体的には以下のような構成とする。すなわち、中央処理装置とバスアダプタと前記バスアダプタと複数の入出力装置を接続するバスとを有する情報処理装置において、前記バスは前記複数の入出力装置に各々対応するプロトコルで共通して使用するバス信号線を有する構成とする。
【０００７】ただし、前記混在型システムバスを用いた場合、処理速度の異なる入出力装置の混在による、グラフィックス等の処理速度の速いＩ／Ｏ装置の性能低下という新たな問題が生じる。すなわち、処理速度の遅いＩ／Ｏ装置は、処理速度の速いＩ／Ｏ装置に比べてバスを占有する時間が長く、その間、処理速度の速いＩ／Ｏ装置の処理を待たせ、結果としてシステム全体の性能を低下させるという問題が生じる。
【０００８】そこで本発明では、バスアダプタにアクセス先別または使用されるプロトコルごとに当該バスアダプタに入力される信号を振り分けて前記信号を出力する手段を設けることで問題を解決する。具体的には上記のバスアダプタに以下の構成を加える。
【０００９】前記バスアダプタは、該バスアダプタに入力される信号のプロトコルを判定する判定手段と、前記判定手段によって判定されたプロトコルごとに前記信号を格納する複数のバッファと、所定の基準に従って前記複数のバッファから前記バスに信号を送出するバッファを選択する手段とを有する構成とする。
【００１０】ここで所定の基準とは、高速システムバスで使用されるプロトコルに対応したＩ／Ｏ装置へのアクセス頻度と標準Ｉ／Ｏバスで使用されるプロトコルに対応したＩ／Ｏ装置へのアクセス頻度との比率に比例して、前記複数のバッファの各々のバスを使用する頻度の比率となるように前記バッファを選択するという基準にすることもできる。
【００１１】上記の構成によれば、処理速度の遅いＩ／Ｏ装置がグラフィックス等の処理速度の速いＩ／Ｏ装置の処理を待たせることでシステムのト−タル性能が低下することを防止することができる。
【００１２】
【発明の実施の形態】以下、本発明の一実施例を図１から図１０によって説明する。図１は本発明の第１の実施例のシステム全体構成を示すブロック図、図２は本発明の第２の実施例のシステム全体構成を示すブロック図、図３は情報処理装置の従来例のシステム全体構成を示すブロック図、図４は本発明の実施例のバスアダプタの内部構成を示す詳細ブロック図、図５は従来例の高速システムバスのライト転送のタイミングチャ−ト、図６は従来例の標準Ｉ／Ｏバスのライト転送のタイミングチャ−ト、図７は本発明の混在型システムバスの実施例におけるライト転送のタイミングチャ−ト、図８は本実施例のバスアダプタのバッファ−の状態を示すブロック図、図９は本発明の転送制御方式を示すタイミング図、図１０は本発明の情報処理システムのアドレス空間マップである。
【００１３】図１および図２において、１は中央処理装置（ＣＰＵ）、２はメインメモリ（ＭＭ）、３はリ−ド・オンリ−・メモリ（ＲＯＭ）、４はバスのプロトコル変換を行うバスアダプタ、５、６はＩ／Ｏバスのインタフェ−スを有する入出力装置（Ｉ／Ｏ装置）、７、８はシステムバスのインタフェ−スを有する入出力装置（Ｉ／Ｏ装置）、９はＣＰＵバス、１０は複数のバス（ここではＩ／Ｏバスとシステムバス）のバスプロトコルで共用できるバス信号線、１１はＩ／Ｏバスプロトコル専用のバス信号線、１２はシステムバスプロトコル専用のバス信号線である。バス信号線１０、１１、１２で１つの混在型システムバスが構成される。
【００１４】図３において、３０１は高速システムバスと標準Ｉ／Ｏバスとの間のプロトコル変換を行うバスアダプタ、３０２はグラフィックス等の処理速度の速いＩ／Ｏ装置、３０３、３０４、３０５は処理速度の遅いＩ／Ｏ装置、３０６は高速システムバス、３０７は標準Ｉ／Ｏバスである。
【００１５】図４において、４０１は混在型システムバス、４０２はバスアダプタ４内部のＣＰＵバスインタフェ−ス制御部、４０３はアドレスデコ−ダ、４０４はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファとシステムバス対応Ｉ／Ｏ装置アクセス用バッファのいずれかにデ−タを入れるかを選択制御するバッファ制御部、４０５はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファ（混在型システムバスからＣＰＵバス方向）、４０６はシステムバス対応Ｉ／Ｏ装置アクセス用バッファ（混在型システムバスからＣＰＵバス方向）、４０７はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファ（ＣＰＵバスから混在型システムバス方向）、４０８はシステムバス対応Ｉ／Ｏ装置アクセス用バッファ（ＣＰＵバスから混在型システムバス方向）、４０９は一つのモジュ−ルにバス使用権を与えている時間を計測するためのタイマ、４１０は混在型システムバスのバス使用権を調停するバスア−ビタ、４１１は入力バッファ、４１２は出力バッファ、４１３はセレクタ、４１４はシステムバスアクセスを制御するシステムバス制御部、４１５はセレクタ、４１６はバッファ４０５から４０８それぞれから発行された転送の数を計数するためのカウンタである。
【００１６】図５において、５０１はバスの信号線が同期して変化するためのシステムクロック（ＣＬＫ）、５０２はＩ／Ｏ装置７からバスア−ビタに対するバスの使用権要求信号（ＢＲＥＱ１−Ｎ）、５０３はバスア−ビタからＩ／Ｏ装置７に対するバス使用許可信号（ＢＧＮＴ１−Ｎ）、５０４は多重化されたアドレス／デ−タ信号（ＡＤ（０−３１）−Ｐ）、５０５はアドレスサイクル指定信号（ＡＶ−Ｎ）、５０６はデ−タサイクル指定信号（ＤＶ−Ｎ）、５０７はリ−ド／ライト指定信号である。
【００１７】図６において、６０１はバスの信号線が同期して変化するためのシステムクロック（ＣＬＫ）、６０２はＩ／Ｏ装置５からバスア−ビタに対するバスの使用権要求信号（ＢＲＥＱ０−Ｎ）、６０３はバスア−ビタからＩ／Ｏ装置５に対するバス使用許可信号（ＢＧＮＴ０−Ｎ）、６０４はアドレス信号（Ａ（０−１５）−Ｐ）、６０５はデ−タ信号（Ｄ（０−３１）−Ｐ）、６０６はアドレスラッチ信号（ＡＬＥ−Ｎ）、６０７はデ−タサイクル指定信号（ＤＳ−Ｎ）、６０８はリ−ド／ライト指定信号、６０９はスレ−ブ側がデ−タを受け取ったことをマスタ側に伝えるアクノリッジ信号（ＤＴＡＣＫ−Ｎ）である。
【００１８】図７において、７０１はバスの信号線が同期して変化するためのシステムクロック（ＣＬＫ）、７０２はＩ／Ｏ装置７からバスア−ビタに対するバスの使用権要求信号（ＢＲＥＱ１−Ｎ）、７０３はバスア−ビタからＩ／Ｏ装置７に対するバス使用許可信号（ＢＧＮＴ１−Ｎ）、７０４はＩ／Ｏ装置５からバスア−ビタに対するバスの使用権要求信号（ＢＲＥＱ０−Ｎ）、７０５はバスア−ビタからＩ／Ｏ装置５に対するバス使用許可信号（ＢＧＮＴ０−Ｎ）、７０６はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス時はデ−タ信号、システムバス対応Ｉ／Ｏ装置アクセス時は多重化されたアドレス／デ−タ信号となる（ＡＤ（０−３１）−Ｐ）、７０７はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用アドレス信号（Ａ（０−１５）−Ｐ）、７０８はシステムバス対応Ｉ／Ｏ装置アクセス用アドレスサイクル指定信号（ＡＶ−Ｎ）、７０９はシステムバス対応Ｉ／Ｏ装置アクセス用デ−タサイクル指定信号（ＤＶ−Ｎ）、７１０はＩ／Ｏバス対応およびシステムバス対応Ｉ／Ｏ装置アクセス共用リ−ド／ライト指定信号、７１１はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用アドレスラッチ信号（ＡＬＥ−Ｎ）、７１２はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用デ−タサイクル指定信号（ＤＳ−Ｎ）、７１３はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用スレ−ブ側がデ−タを受け取ったことをマスタ側に伝えるアクノリッジ信号（ＤＴＡＣＫ−Ｎ）である。
【００１９】図８において、８０１、８０２、８０３はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス要求（転送１−３、転送１−２、転送１−１）、８０４、８０５、８０６はシステムバス対応Ｉ／Ｏ装置アクセス要求（転送２−３、転送２−２、転送２−１）である。
【００２０】図９において、９０１は転送１−１、９０２は転送２−１、９０３は転送２−２、９０４は転送１−２、９０５は転送１−１、９０６は転送２−１、９０７は転送２−２、９０８は転送２−３、９０９は転送１−２である。
【００２１】図１０において、１００１はアドレス空間マップ、１００２は主記憶アドレス空間、１００３はシステムバスアドレス空間、１００４は標準Ｉ／Ｏバスアドレス空間である。
【００２２】まず、第１の実施例の混在型システムバスにおけるシステムバスで使用されるプロトコルに対応したＩ／Ｏ装置へのアクセス方式から説明する。図５はライト動作のタイミング図で、図１のＩ／Ｏ装置７からバスアダプタ４に対してライト転送を行う場合を示す。
【００２３】まず、ＢＲＥＱ１−Ｎ信号で、図１のＩ／Ｏ装置７が混在型システムバスのバス使用権をバスア−ビタ４１０に要求する。バスア−ビタ４１０はＢＧＮＴ１−Ｎ信号でバス使用権をＩ／Ｏ装置７に与える。バス使用権を得たＩ／Ｏ装置７はアドレスサイクルとデ−タサイクルを１サイクルずつ出して、ライト転送を終了する。バスア−ビタはＢＲＥＱ１−Ｎがネゲ−トされたことを確認して、ＢＧＮＴ１−Ｎを打ち切る。
【００２４】次に、第１の実施例の混在型システムバスにおけるＩ／Ｏバスで使用されるプロトコルに対応したＩ／Ｏ装置へのアクセス方式を説明する。図６はライト動作のタイミング図で、図１のＩ／Ｏ装置５からバスアダプタ４に対してライト転送を行う場合を示す。
【００２５】まず、ＢＲＥＱ０−Ｎ信号で、図１のＩ／Ｏ装置５は混在型システムバスのバス使用権をバスア−ビタ４１０に要求する。バスア−ビタ４１０はＢＧＮＴ０−Ｎ信号でバス使用権をＩ／Ｏ装置５に与える。バス使用権を得たＩ／Ｏ装置５はアドレスとデ−タをそれぞれＡ（０−１５）−Ｐ、Ｄ（０−３１）−Ｐに出力し、スレ−ブであるバスアダプタ４側からアックノリッジ信号ＤＴＡＣＫ−Ｎがきた時点で、ライト転送を終了する。バスア−ビタはＢＲＥＱ０−Ｎがネゲ−トされたことを確認して、ＢＧＮＴ１−Ｎを打ち切る。
【００２６】次に、これら２つのバス両者のプロトコルの各々に対応する複数のＩ／Ｏ装置から混在型システムバスに対してバス使用権の要求がアサートされた場合を図７を用いて説明する。
【００２７】図７では、バス使用権の要求がＩ／Ｏ装置５および７から同時にアサ−トされているが、その時点でＩ／Ｏ装置７の方がバスを使用する優先順位が高くなっているものとする。図７のタイミングチャ−トでは、まずＩ／Ｏ装置７からバスアダプタ４へのライト転送（図７のアクセス１）が行われ、次にＩ／Ｏ装置５からバスアダプタ４へのライト転送（図７のアクセス１）が行われている。ここで、図１、２のバス信号線１０に対応した両方のアクセスに共通して使用されるバス信号線上でＡＤ（０−３１）−ＰおよびＲ／Ｗ−Ｐ信号のやり取りが行われている。
【００２８】また、図１、２のバス信号線１２のバス信号線に対応したシステムバス専用のバス信号線でＡＶ−Ｎ、ＤＶ−Ｎの信号のやり取りが行われる。更に、図１、２のバス信号線１１のバス信号線に対応したＩ／Ｏバス専用のバス信号線でＡ（０−１５）−Ｐ、ＡＬＥ−Ｎ、ＤＳ−Ｎ、ＤＴＡＣＫ−Ｎの信号のやり取りが行われる。
【００２９】また、どちらのバスプロトコルを有するＩ／Ｏ装置に対するアクセスかを判別する手段としては、図１０のように定義されているアドレス空間マップに従い、バスアダプタ４内部のアドレスデコ−ダ４０３の結果を見て、バッファ制御部４０４が制御することになっている。
【００３０】次に、混在型システムバスを用いた場合、処理速度の異なる入出力装置の混在による、グラフィックス等の処理速度の速いＩ／Ｏ装置の性能低下という新たな問題を解決する方式について説明する。
【００３１】ＣＰＵからＩ／Ｏバスが使用するプロトコルに対応したＩ／Ｏ装置に対するパラレルインプットアウトプット（以下、ＰＩＯと称する）ライトアクセスと、システムバスが使用するプロトコルに対応したＩ／Ｏ装置に対するＰＩＯライトアクセスがそれぞれ複数個連続している場合を想定する。
【００３２】図８はその時のバスアダプタ内部のバッファ状況を示した図で、どちらのバッファも複数の転送要求がファースト・イン、ファースト・アウト形式に詰まっており、それらが転送待ち状態になっている。この実施例の場合、システムバスのプロトコルでは、Ｉ／Ｏバスのプロトコルの１／２以下の時間で１つの転送が実行できると仮定するので、転送数を転送カウンタ４１６でカウントし、システムバスが使用するプロトコルに対応したＩ／Ｏ装置に対してはＩ／Ｏバスが使用するプロトコルに対応したＩ／Ｏ装置への転送速度の２倍の転送頻度で実行できるよう、混在型システムバスを使用する前記バッファを随時選択するようにシステムバス制御部４１４で制御する。この時の転送頻度は、ＣＰＵからアクセスできるバスアダプタ４内部のコントロ−ルレジスタ値で設定しても良い。この時の転送タイムチャ−トを図９に示す。
【００３３】図９の（ａ）はシステムバスが使用するプロトコルに対応したＩ／Ｏ装置への転送頻度を２倍に設定した場合、（ｂ）はシステムバスが使用するプロトコルに対応したＩ／Ｏ装置への転送頻度を３倍に設定した場合である。また、バスアダプタ４以外のＩ／Ｏ装置がバス使用権を有して転送を行う場合、バスア−ビタ４１０がバス使用権を与える時間をタイマ４０９により制御することも可能である。
【００３４】以上説明したように、バスアダプタ内部にバッファをアクセス先別あるいは使用されるプロトコル別に設けること、もしくは、バスア−ビタが各バスマスタにバス使用権を与える時間をタイマを用いて制御することにより、高速システムバスの使用するプロトコルに対応したＩ／Ｏ装置へのアクセス頻度を標準Ｉ／Ｏバスの使用するプロトコルに対応したＩ／Ｏ装置へのアクセス頻度より高めることを可能にした。これにより、処理速度の遅いＩ／Ｏ装置がグラフィックス等の処理速度の速いＩ／Ｏ装置の処理を待たせることで、システム全体の性能が低下することを防止することができる。
【００３５】結果として、混在型システムバスを性能的に問題なく導入することにより、異なるプロトコルを使用する各種バス対応の多様なＩ／Ｏ装置との接続性は保ちつつ、情報処理装置内部のバス階層の数を減らすことで、ＣＰＵからＩ／Ｏ装置へのアクセス時間（レイテンシ−）を低減できるという効果がある。
【００３６】
【発明の効果】本発明によれば、異なるプロトコルを使用する各種バス対応の多様なＩ／Ｏ装置との接続性は保ちつつ、ＣＰＵからＩ／Ｏ装置へのアクセス時間（レイテンシ−）を低減できるという効果がある。さらに、この方式により発生する問題に関しては、処理速度の遅いＩ／Ｏ装置がグラフィックス等の処理速度の速いＩ／Ｏ装置の処理を待たせるようにバスアダプタで制御を行うことで、システム全体の性能が低下するという前記問題を解決することができるという効果がある。
【出願人】 【識別番号】０００００５１０８
【氏名又は名称】株式会社日立製作所
【出願日】 平成１０年（１９９８）５月１５日
【代理人】 【弁理士】
【氏名又は名称】小川 勝男
【公開番号】 特開平１１−３２８０９９
【公開日】 平成１１年（１９９９）１１月３０日
【出願番号】 特願平１０−１３２９５３