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【発明の名称】 命令キャッシュとデ―タ・キャッシュ間のコヒ―レンシを維持する方法および装置
【発明者】 【氏名】ラヴィ・クマリ・アリミッリ

【氏名】ジョン・スチーブン・ドッドソン

【氏名】ジェリー・ドン・ルイス
【要約】 【課題】命令キャッシュとデータ・キャッシュ間のコヒーレンシを維持する。

【解決手段】命令モードに応じて、データ・キャッシュ・ブロック・ストア（dcbst）命令が、異なる形で扱われる。コヒーレンシ維持モードでは、この命令がデータ・キャッシュと命令キャッシュの間のコヒーレンシの維持に使用され、システム・メモリへの変更済みデータのプッシュと、命令キャッシュ内のキャッシュ・エントリの無効化の両方が行われる。またシステム・バス上での新規のシステム・バス動作の開始をもたらし、データ・キャッシュおよび命令キャッシュを有する他の装置が、少なくとも命令／データ・キャッシュ・コヒーレンシの点でそのデータ・キャッシュ内の指定されたキャッシュ・エントリをクリーンし、その命令キャッシュの指定されたキャッシュ・エントリを無効化するように指示される。
【特許請求の範囲】
【請求項１】目標キャッシュ・アドレスと、上記目標キャッシュ・アドレスに対応するデータ・キャッシュ位置に変更済みデータがある場合に、上記データ・キャッシュ位置を含む記憶階層内の命令／データ・キャッシュ・コヒーレンシの点まで、上記データ・キャッシュ位置の上記変更済みデータを書き込む信号と、上記目標キャッシュ・アドレスに対応する命令キャッシュ位置を無効化する信号とを含む動作であって、遠隔装置によって開始されたバス上の上記動作を検出するステップと、上記動作の検出に応答して、上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定するステップと、上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで変更済みデータを書き込むステップとを含む、分離された命令キャッシュとデータ・キャッシュとの間のコヒーレンシを維持する方法。
【請求項２】上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する上記ステップが、さらに、上記装置が一体化された命令／データ・キャッシュを含むかどうかを判定するステップを含む、請求項１の方法。
【請求項３】上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する上記ステップが、さらに、上記装置内で命令キャッシュから分離されたデータ・キャッシュが変更済みデータを含むかどうかを判定するステップと、上記記憶階層内で上記動作を検出した上記装置と局所プロセッサとの間の上位レベル装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定するステップとを含む、請求項１の方法。
【請求項４】上記上位レベル装置が上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、上記装置を上記上位レベル装置に接続するバス上で上記動作を開始するステップをさらに含む、請求項３の方法。
【請求項５】上記上位レベル装置が上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで上記変更済みデータを書き込むステップをさらに含む、請求項３の方法。
【請求項６】上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始するステップをさらに含む、請求項５の方法。
【請求項７】上記データ・キャッシュが、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始するステップをさらに含む、請求項１の方法。
【請求項８】分離された命令キャッシュおよびデータ・キャッシュを含む記憶装置と、上記キャッシュを遠隔装置に接続するバスと、上記遠隔装置によって開始された上記バス上の動作を監視するスヌープ論理と、目標キャッシュ・アドレスと、上記目標キャッシュ・アドレスに対応するデータ・キャッシュ位置に変更済みデータがある場合に、上記データ・キャッシュ位置を含む記憶階層内の命令／データ・キャッシュ・コヒーレンシの点まで上記データキャッシュ位置の上記変更済みデータを書き込む信号と、上記目標キャッシュ・アドレスに対応する命令キャッシュ位置を無効化する信号とを含む動作をサポートする上記記憶装置のための制御論理と、上記バス上の上記動作の検出と、上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで上記変更済みデータを書き込む手段とを含む、分離された命令キャッシュおよびデータ・キャッシュの間のコヒーレンシを維持するための装置。
【請求項９】上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むかどうかを判定する手段をさらに含む、請求項８の装置。
【請求項１０】上記記憶階層内で上記記憶装置と局所プロセッサとの間の上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する手段をさらに含む、請求項８の装置。
【請求項１１】上記上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、上記装置を上記上位レベル記憶装置に接続するバス上で上記動作を開始する手段をさらに含む、請求項１０の装置。
【請求項１２】上記上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記変更済みデータを命令／データ・キャッシュ・コヒーレンシの上記点まで書き込む手段をさらに含む、請求項１０の装置。
【請求項１３】上記記憶階層内で上記装置を上記上位レベル記憶装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始する手段をさらに含む、請求項１２の装置。
【請求項１４】上記データ・キャッシュが、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始する手段をさらに含む、請求項８の装置。
【請求項１５】組み合わされたデータ・キャッシュ・ブロック・ストアおよび命令キャッシュ・ブロック無効化命令を第１装置に対して発行するプロセッサと、上記プロセッサによって発行される上記命令の受け取りに応答して、バス上で上記命令に対応するバス動作を開始する上記第１装置に接続された上記バスと、上記第１装置によって開始された上記バス動作に応答して、アドレスを有するデータ・キャッシュ位置から第３装置へデータを書き込み、上記アドレスを有する命令キャッシュ位置を無効化する、上記第１装置に接続され、データ・キャッシュおよび命令キャッシュを含む第２装置とを含む、データ処理システム。
【請求項１６】上記第２装置が、キャッシュである、請求項１５のデータ処理システム。
【請求項１７】上記第２装置が、プロセッサである、請求項１５のデータ処理システム。
【請求項１８】上記第３装置が、下位レベル・キャッシュである、請求項１５のデータ処理システム。
【請求項１９】上記第３装置が、システム・メモリである、請求項１５のデータ処理システム。
【請求項２０】データ・キャッシュおよび命令キャッシュを含む上位レベル装置が、上記アドレスを有するデータ・キャッシュ位置に変更済みデータを含むことの判定に応答して、上記第２装置が、上記第２装置を上記上位レベル装置に接続するバス上で上記命令に対応する上記バス動作を開始する、請求項１５のデータ処理システム。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、全般的には分離されたデータ・キャッシュおよび命令キャッシュのコヒーレンシに関し、具体的には、分離されたデータ・キャッシュおよび命令キャッシュのコヒーレンシを維持する命令に関する。さらに具体的に言うと、本発明は、対象キャッシュ・エントリの複数のコピーを有するマルチプロセッサ・システムのデータ・キャッシュと命令キャッシュの間のコヒーレンシを維持するための命令およびシステム・バス・トランザクションに関する。
【０００２】
【従来の技術】スーパースカラ縮小命令セット（ＲＩＳＣ）プロセッサには、通常は、少なくとも記憶階層のレベル１（Ｌ１）層に、分離されたデータ・キャッシュおよび命令キャッシュが含まれる。分離されたデータ・キャッシュおよび命令キャッシュは、現在のスーパースカラ・プロセッサに必要な帯域幅に起因して必要になる。現在のスーパースカラ・プロセッサでは、命令の取り出しとデータ参照が、簡単に１プロセッサ・サイクルあたり１キャッシュ・アクセスを超える可能性がある。したがって、通常はプロセッサ・ハードウェアに組み込まれ、１プロセッサ以下の待ち時間を有するように設計されるＬ１キャッシュは、通常は分離式にされ、その結果、命令とデータの参照を、同一のプロセッサ・サイクル中に別々のキャッシュに対して発行できるようになる。
【０００３】データ・キャッシュと命令キャッシュを分離することによって、コヒーレントなメモリ階層の維持という問題に追加の態様すなわち、すべてのプロセッサに単一のメモリの内容を見せることが追加される。たとえば、プロセッサは、実際には後に実行される命令であるデータ・キャッシュ内のデータを変更する場合がある。これは、たとえば、ローダ・プログラムがコードをメモリにロードした後にコード・リンケージを解決する時に発生する。もう１つの例として、メモリ内容のページをコピーするプロセッサは、命令とデータを区別せず、同一のページ内容を命令キャッシュとデータ・キャッシュの両方にコピーする可能性がある。その後、コピーされたページの一部を含むキャッシュ位置を解放するために、命令キャッシュ・ブロック無効化動作とクリーン動作の両方が必要になる。
【０００４】現在市販されているスーパースカラ・プロセッサのほとんどには、分離されたレベル１キャッシュのコヒーレンシを維持するための機構が含まれない。すなわち、あるＬ１キャッシュの変更は、他のプロセッサ内であれ同一プロセッサ内であれ、他のＬ１キャッシュに自動的には反映されない。ほとんどのスーパースカラ・プロセッサでは、分離されたデータ・キャッシュと命令キャッシュの間のコヒーレンシの維持は、ソフトウェアに委ねられている。ソフトウェアは、通常は、元々は命令が含まれていた変更済みデータ・キャッシュ・エントリをフラッシュし、同一のキャッシュ・エントリが命令キャッシュ内に常駐する場合にはこれを無効化することによって、分離されたキャッシュの間のコヒーレンシ維持の問題を処理する。これらの処置は、実行可能プログラムが格納され、変更されたキャッシュ・ラインのすべてに対して、一度に１ページずつ行われる。
【０００５】すべてのスーパースカラ・プロセッサが、レベル１キャッシュからシステム・メモリへ変更済みデータを書き込む命令をサポートしている。プログラマは、このような命令を使用して、変更済みキャッシュ・ラインを即座にプロセッサの外部から可視にすることができる。これは、グラフィックス・アプリケーションにおいて、メモリ・マップ式のグラフィックス・アダプタまたは表示バッファに表示情報を書き込むのに有用である。しかし、これまでのところ、そのような命令の最も一般的な用途は、分離されたデータ・キャッシュと命令キャッシュのコヒーレンシのソフトウェア管理である。そのような目的に使用される時には、変更済みデータをメモリに書き込む命令に、命令キャッシュ内の同一のキャッシュ位置を無効化する命令が続く場合がある。たとえば、ＰｏｗｅｒＰＣ（商標）系列のデバイスでは、変更済みデータをシステム・メモリに書き込む命令は、データ・キャッシュ・ブロック・ストア（dcbst）命令であり、命令キャッシュ内のキャッシュ位置を無効化する命令は、命令キャッシュ・ブロック無効化（icbi）命令である。
【０００６】dcbst命令が実行される時には、有効アドレスが計算され、変換され、保護違反について検査される。そのアドレスによって参照されるキャッシュ位置に変更済みデータが格納されていない場合、キャッシュ・ブロックは変更されず（命令は無演算として扱われる）、システム・バスに対するクリーン動作が開始される。しかし、キャッシュ・ブロックに変更済み（ダーティ）データが含まれる場合、そのデータが、データ・キャッシュからシステム・バスにプッシュ・アウトされる。キャッシュ・ブロック内のすべてのバイトがシステム・メモリに書き込まれ、キャッシュ・ブロックのコヒーレンシ状態に排他（Ｅ）がセットされ、キャッシュ・ブロックに、システム・メモリ内の対応する位置との一貫性を有し、記憶階層のそのレベルのすべてのキャッシュのうちで対象のキャッシュだけにある有効なデータが含まれることが示される。その後、システム・バスに対する書込動作が開始される。
【０００７】icbi命令が実行される時には、やはり有効アドレスが計算され、変換され、保護違反について検査される。アドレス指定されたキャッシュ・ブロックが命令キャッシュ内にある場合、命令キャッシュ・ブロックに無効のマークが付けられ、キャッシュ・エントリ（アドレス・タグと内容の両方）が有効でなく、システム・メモリおよび記憶階層の同一レベルの他のキャッシュのどちらに対しても一貫性を有しないことが示される。キャッシュ・ブロックの内容と状況の両方が、すべてのプロセッサのデータ・キャッシュ内で無変更のままになる。icbi動作またはikill動作が、記憶階層全体を通じて他の命令キャッシュのすべての適当なキャッシュ・ラインを無効化するために、システム・バス上で無条件に開始される。
【０００８】上で述べた２つの命令は、通常のプログラム・ソース・コードの実行中に定期的に実行されることはない。しかし、元々命令を含んでいた変更済みデータ・キャッシュ・エントリのフラッシュと命令キャッシュ内のキャッシュ・ブロックの無効化に使用される時には、メモリのページ全体が、一度に１キャッシュ・ブロックずつフラッシュされる。したがって、大量のdcbst／icbi命令対が、比較的短い期間の間に実行される。
【０００９】マルチプロセッサ・システムで定期的に発生する別の必要は、以前に命令が格納されていた別のキャッシュ位置へキャッシュ・エントリを書き込み、新規に変更されたキャッシュ・エントリをシステム・メモリとコヒーレントにし、新しいキャッシュ位置をすべての命令キャッシュ内で無効化することである。すなわち、キャッシュ・エントリｘの内容をキャッシュ・エントリｙに書き込み、キャッシュ・エントリｙに対応するシステム・メモリを更新し、システムのすべての命令キャッシュのキャッシュ・エントリｙを無効化することが望ましい。現在のシステムでは、この結果を達成するために複数の命令を実行する必要がある。すなわち、キャッシュ内部でキャッシュ・エントリｘの内容をキャッシュ・エントリｙに書き込み、キャッシュ・エントリｙに対してdcbst命令を実行し、キャッシュ・エントリｙに対してicbi命令を実行し、最後に同期（sync）命令を実行して、すべての命令が確実に完了するようにする。
【００１０】したがって、元々は命令が格納されていたキャッシュ・ブロック内の変更済みデータをシステム・メモリにフラッシュし、命令キャッシュ内のキャッシュ・ブロックを無効化するための改良された機構を提供することが望ましい。その機構を、単一の命令およびシステム・バス動作で実施することがさらに有利である。
【００１１】
【発明が解決しようとする課題】したがって、本発明の目的は、分離されたデータ・キャッシュおよび命令キャッシュのコヒーレンシを維持するための改良された機構を提供することである。
【００１２】本発明のもう１つの目的は、分離されたデータ・キャッシュおよび命令キャッシュのコヒーレンシを維持するための改良された命令を提供することである。
【００１３】本発明のもう１つの目的は、対象キャッシュ・エントリの複数のコピーを有するマルチプロセッサ・システムでデータ・キャッシュと命令キャッシュの間のコヒーレンシを維持するための、改良された命令およびシステム・バス・トランザクションを提供することである。
【００１４】
【課題を解決するための手段】前述の目的は、これから説明する形で達成される。プロセッサまたは命令モードに応じて、データ・キャッシュ・ブロック・ストア（dcbst）または同等の命令が、異なる形で扱われる。命令のコヒーレンシ維持モードでは、この命令が分離されたデータ・キャッシュと命令キャッシュの間のコヒーレンシの維持に使用されるが、このコヒーレンシ維持モードには、プロセッサ・レジスタのビットをセットするか、命令内のヒント・ビットをセットすることによって入ることができる。コヒーレンシ維持モードでは、この命令によって、システム・メモリへの変更済みデータのプッシュと、命令キャッシュ内のキャッシュ・エントリの無効化の両方が行われる。後続の、同一のキャッシュ位置を目標とする命令キャッシュ・ブロック無効化（icbi）または同等の命令は、データ・キャッシュ・ブロック・ストアまたは同等の命令がコヒーレンシ維持モードで実行された後にプロセッサによって発行される時には、無演算として扱われる。コヒーレンシ維持モードでのデータ・キャッシュ・ブロック・ストア命令の実行は、システム・バス上での新規のシステム・バス動作の開始をもたらす。このバス動作では、分離されたデータ・キャッシュおよび命令キャッシュを有する他の装置が、少なくとも命令／データ・キャッシュ・コヒーレンシの点でそのデータ・キャッシュ内の指定されたキャッシュ・エントリをクリーンし、その命令キャッシュの指定されたキャッシュ・エントリを無効化するように指示される。データの１つまたは複数のページをシステム・メモリに書き込むために次々に繰り返して使用される時には、コヒーレンシを維持するための機構は、プロセッサ・サイクルを節約し、アドレスとデータの両方のバス・トラフィックを減らす。
【００１５】
【発明の実施の形態】図面、具体的には図１を参照すると、本発明の好ましい実施例によるマルチプロセッサ・データ処理システムが示されている。データ処理システム１００は、米国ニューヨーク州アーモンクのInternational Business Machines社から入手できるＰｏｗｅｒＰＣ（商標）系列のプロセッサのうちの１つを含む複数のプロセッサ１０２ないし１１６を含む対称型マルチプロセッサ（ＳＭＰ）システムである。この実施例では８つのプロセッサが図示されているが、当業者であれば、本発明によるマルチプロセッサ・データ処理システムでこれと異なる個数のプロセッサを使用できることを諒解するであろう。
【００１６】各プロセッサ１０２ないし１１６には、レベル１（Ｌ１）データ・キャッシュ１１８ないし１３２と、Ｌ１命令キャッシュ１３４ないし１４８が含まれる。この実施例では分離された命令キャッシュおよびデータ・キャッシュとして図示されているが、当業者であれば、プロセッサ１０２ないし１１６のどれにでも単一の一体化されたＬ１キャッシュを実施できることを諒解するであろう。しかし、本発明は、記憶階層の少なくとも１つのレベルで命令キャッシュとデータ・キャッシュが分離されているシステムでの応用に特に有用である。
【００１７】データ・アクセス待ち時間を最小にするために、レベル２（Ｌ２）、レベル３（Ｌ３）またはそれ以上のレベルのキャッシュ・メモリなど、１つまたは複数の追加レベルのキャッシュ・メモリをデータ処理システム１００内で実施することができる。本発明の長所および特徴を完全に説明するために選択されたこの実施例では、Ｌ２キャッシュ・コントローラ１５０ないし１５６が、分離されたＬ２データ・キャッシュ１５８ないし１６４およびＬ２命令キャッシュ１６６ないし１７２と共に図示されている。Ｌ３キャッシュ・コントローラ１７４および１７６は、一体化された命令／データ（Ｉ／Ｄ）キャッシュであるＬ３キャッシュ１７８および１８０を操作する。システム・メモリ１８２で、図示の実施例の記憶階層が完了する。
【００１８】下位のキャッシュ・レベル（Ｌ２およびＬ３）は、Ｌ１キャッシュへのデータのステージングに使用され、通常は、徐々に記憶容量が大きくなるが、アクセス待ち時間は長くなる。たとえば、Ｌ１データ・キャッシュ１１８ないし１３２およびＬ１命令キャッシュ１３４ないし１４８は、それぞれ３２ＫＢの記憶容量と、約１ないし２プロセッサ・サイクルのアクセス待ち時間を有する可能性がある。Ｌ２データ・キャッシュ１５８ないし１６４およびＬ２命令キャッシュ１６６ないし１７２は、それぞれ５１２ＫＢの記憶容量と５プロセッサ・サイクルのアクセス待ち時間を有する可能性があり、Ｌ３キャッシュ１７８および１８０は、４ＭＢの記憶容量と１５プロセッサ・サイクルを超えるアクセス待ち時間を有する可能性がある。したがって、Ｌ２データ・キャッシュ１５８ないし１６４およびＬ２命令キャッシュ１６６ないし１７２とＬ３キャッシュ１７８および１８０は、プロセッサ１０２ないし１１６とシステム・メモリ１８２の間の中間記憶として働き、システム・メモリ１８２は、通常ははるかに大きい記憶容量を有するが、５０プロセッサ・サイクルを超えるアクセス待ち時間を有する可能性がある。
【００１９】データ処理システム１００で使用されるキャッシュ階層のレベル数とキャッシュ階層構成の両方が、変更可能である。図示の例のＬ２データ・キャッシュ１５８ないし１６４、Ｌ２命令キャッシュ１６６ないし１７２およびＬ３キャッシュ１７８および１８０は、システム・バス１８４を介してそれぞれのプロセッサ１０２ないし１１６とシステム・メモリ１８２の間に接続される私有専用キャッシュである。しかし、上位キャッシュ・レベルと並列に動作する共用キャッシュおよびルックアサイド・キャッシュも、本発明と共に使用することができる。当業者であれば、図示のレベルおよび構成のさまざまな組合せを実施できることを諒解するであろう。さらに、本発明の理解に必要な完全なデータ処理システムだけが図示されている。当業者であれば、既知の技法によってデータ処理システム１００に追加装置を組み込めることを諒解するであろう。このような変更および変形は、本発明の趣旨および範囲に含まれる。
【００２０】図２を参照すると、本発明の好ましい実施例による、分離されたデータ・キャッシュと命令キャッシュの間でコヒーレンシを維持するための機構の論理ブロック図が示されている。本発明のデータ／命令キャッシュ・コヒーレンシ機構を説明するために、図１に示された、プロセッサ１０２および１０４、それぞれのＬ１データ・キャッシュ１１８および１２０、Ｌ１命令キャッシュ１３４および１３６、システム・メモリ１８２およびシステム・バス１８４を使用する。しかし、当業者であれば、図１に示されたＬ２データ・キャッシュ１５８ないし１６４、Ｌ２命令キャッシュ１６６ないし１７２、Ｌ３キャッシュ１７８および１８０などの他の装置も、本発明の機構によって影響を受ける可能性があることを理解するであろう。
【００２１】図２に示されたＬ１キャッシュのそれぞれには、プロセッサ１０２のＬ１データ・キャッシュ１１８に関連して図示されているキャッシュ・メモリ２０２とキャッシュ・ディレクトリ２０４が含まれる。各Ｌ１キャッシュは、たとえば３２ビット・アドレスを使用する、ｎウェイ・セット・アソシアティブ・キャッシュである。したがって、キャッシュ・メモリ２０２には、それぞれがｎ個のキャッシュ・ラインを格納するのに十分なメモリを含む複数の合同クラスまたは合同行が含まれる。キャッシュ・ラインは、キャッシュ・ブロックとも称するが、コヒーレンシ状態が表すキャッシュ・メモリの単位である。一般に、キャッシュ・ラインは、現在のデータ処理システムでは３２Ｂ、６４Ｂまたは１２８Ｂの長さである。
【００２２】キャッシュ・ディレクトリ２０４には、それぞれがｎ個のディレクトリ・エントリを含む複数の行も含まれ、各ディレクトリ・エントリは、キャッシュ・メモリ２０２の同等の行の対応するキャッシュ・ラインに関連する。各ディレクトリ・エントリには、少なくとも、タグ・フィールド２０６と、コヒーレンシ状態フィールド２０８と、ＬＲＵ（least recently used）フィールド２１０が含まれる。タグ・フィールド２０６は、関連するキャッシュ・ラインに格納されたデータのシステム・メモリ・アドレスのタグ・フィールド（たとえばビット［０−１９］）の格納に使用される。コヒーレンシ状態フィールド２０８では、定義済みのビットの組合せを介して、関連するキャッシュ・ラインに格納されたデータのコヒーレンシ状態が定義される。ＬＲＵフィールド２１０では、合同クラス内の他のキャッシュ・ラインに対して関連キャッシュ・ラインが相対的にどれほど最近にアクセスされたかが示され、したがって、キャッシュ・ラインの置換の必要が生じた時に、合同クラスのどのキャッシュ・ラインをキャスト・アウトするかが示される。
【００２３】プロセッサ１０２および１０４のそれぞれには、そのプロセッサがdcbst命令を扱う方法を制御するのに使用できるモード・ビット２１２および２１４が含まれる（本発明の説明で使用する場合、dcbst、icbiまたは他のＰｏｗｅｒＰＣ（商標）アーキテクチャに固有の命令名の参照は、命令の名前に無関係に、他のプロセッサの同様の命令を含む）。モード・ビット２１２および２１４には、当技術分野で既知のとおり、専用レジスタ（ＳＰＲ）との間の移動命令（mtspr、mfspr）を介してユーザ・レベル・ソフトウェアによってアクセス可能なＳＰＲを含めることができる。特定のプロセッサのモード・ビット２１４が第１状態（たとえばセットされていない）の場合、dcbst命令は、この命令を使用する現在のプロセッサと同一の効果を有する。すなわち、目標キャッシュ・ブロックのコヒーレンシ状態フィールド２０８が変更済み状態の場合、目標キャッシュ・ブロック２１６のデータが、システム・メモリ１８２内の対応する位置２２０にプッシュされる（２１８）。しかし、モード・ビット２１４が第２状態（たとえばセットされている）の場合、dcbst命令は、dcbst命令とicbi命令の組合せとして扱われる。この「コヒーレンシ維持」モードでは、この命令が複数の結果を達成する。すなわち、コヒーレンシ状態フィールド２０８が変更済みの場合、目標キャッシュ・ブロック２１６のデータがシステム・メモリ１８２内の対応する位置２２０にプッシュされ（２１８）、コヒーレンシ状態フィールド２０８に無関係に、新規のシステム・バス動作２２２が開始される。システム・バス動作２２２は、下位レベル・キャッシュ（たとえばＬ２キャッシュまたはＬ３キャッシュ）がプロセッサ１０４とシステム・バス１８４の間に存在するかどうかに応じて、「clean w/ ikill」または「write w/ clean w/ ikill」になる。システム・バス動作２２２の「write」部分は、論理的にインラインのキャッシュに、目標キャッシュ位置にある変更済みデータをシステム・メモリ１８２に書き込むように指示する。システム・バス動作２２２の「clean w/ ikill」部分は、プロセッサ１０２に、Ｌ１データ・キャッシュ１１８の対象キャッシュ位置をクリーンし（データ・キャッシュ・エントリを有効に保ちながら変更済みデータをシステム・メモリにプッシュする）、Ｌ１命令キャッシュ１３４内の対象キャッシュ位置を無効化するように指示する。
【００２４】dcbst命令に２つの特性を与えることは、上記ではプロセッサ・レジスタのモード・ビットの設定によって達成されているが、他の機構を介して実施することができる。たとえば、dcbst命令に関連する「ヒント」ビットを、既知の技術に従ってセットすることができる。他の命令と同様に、dcbst命令には、オペコード・フィールドと２つのオペランド・フィールドが含まれ、オペランド・フィールドの一方は未使用である。この未使用のオペランド・フィールドのビット（いわゆる「ヒント」ビット）を、そのようなヒント・ビットの使用をサポートするように設計されたプロセッサによる検出のために実行可能コード内でセットすることができる。この形で、新しい世代のプロセッサは、２つの特性を有するdcbst命令をサポートでき、そのようなサポートを提供しない古い世代のプロセッサでも、同一の実行可能コードを実行できる。ヒント・ビットは、下で詳細に説明する目的のために、後続の命令キャッシュ・ブロック無効化命令または同等の命令でセットすることもできる。
【００２５】変更済みデータをシステム・メモリ１８２まで書き込むのではなく、コヒーレンシ維持モードのdcbst命令は、変更済みデータをＩ／Ｄコヒーレンシのレベルまでだけに書き込むことができる。変更済みデータをシステム・メモリまで書き込むと、重大な性能ペナルティをこうむる。したがって、変更済みデータは、特定の命令／データ・キャッシュ・コヒーレンシのレベルまですなわち、記憶階層内で一体化されたキャッシュが使用されている最上位のレベルまでだけに書き込むことが好ましい。これは、図１に示された例ではＬ３キャッシュ１７８および１８０までになる。
【００２６】分離されたデータ・キャッシュと命令キャッシュの間のコヒーレンシを維持するための本発明の機構では、モード・ビット２１４またはヒント・ビットをセットすることからもたらされるdcbst／icbi命令の組合せが、さまざまな形で使用される。この組み合わされた命令を、メモリのページ２２４全体またはメモリの複数のページに含まれるキャッシュ・ブロックのそれぞれに対して繰り返して順番に実行して、グラフィックス装置や表示バッファを更新することができる。モード・ビット２１４がセットされている時には、別個のicbi命令の必要がなくなり、局所プロセッサからのicbiは無演算として扱われる。異種システムでは、スヌープされたicbiは、モード・ビット２１４がセットされている時でもicbiとして扱うことができる。その代わりに、キャッシュ位置ｘの内容がキャッシュ内の別の位置ｙにコピーされており、変更済みデータ（ｙ’）が位置ｙに書き込まれる場合に、dcbst／icbi命令の組合せを使用して、水平キャッシュ内の対応するキャッシュ位置を無効化することができる。
【００２７】図３ないし図５を参照すると、本発明の好ましい実施例による、分離されたデータ・キャッシュと命令キャッシュの間のコヒーレンシを維持するための機構を実施する命令および動作を実行する処理の高水準流れ図が示されている。図３は、局所プロセッサによって発行されるdcbst命令の処理を示す図である。この処理は、ステップ３０２で開始され、dcbstまたは同等の命令を受け取る。その後、処理はステップ３０４に進み、その命令をコヒーレンシ維持モードで受け取ったかどうかを判定する。この判定は、たとえば、モード・ビットまたはヒント・ビットがセットされているかどうかを判定することによって行える。命令をコヒーレンシ維持モードで受け取らなかった場合、この処理はステップ３０６に進み、その命令の目標キャッシュ・エントリが変更済みであるかどうかを判定する。そうでない場合、この処理はステップ３０８に進み、下位レベルのバスでのクリーン動作を開始し、下で説明するステップ３１２に進む。
【００２８】ステップ３０６に戻って、dcbst命令または同等の命令の目標キャッシュ・エントリに変更済みデータが含まれる場合、処理はステップ３１０に進み、writew/ cleanバス動作を使用して、変更済みデータを下位レベル・バスにプッシュする。その後、処理はステップ３１２に進み、dcbstまたは同等の命令を発行したプロセッサとシステム・メモリの間の記憶階層の最下位レベルのキャッシュを検査したかどうかを判定する。そうでない場合、処理はステップ３１４に進み、記憶階層で次の下位レベル・キャッシュに進み、ステップ３０６に戻って、ステップ３０６ないしステップ３１４について説明した処理を、次の下位キャッシュ・レベルに関して繰り返す。したがって、この処理は、記憶階層内のすべてのキャッシュ・レベルを通じて反復しながら進行する。ステップ３１２に戻って、最下位レベルのキャッシュに到達し、処理したならば、処理はステップ３１６に進み、次のdcbstまたは同等の命令を受け取るまで、この処理は遊休状態になる。
【００２９】ステップ３０４に戻って、dcbstまたは同等の命令がコヒーレンシ維持モードで受け取られた場合、処理はステップ３１８に進み、検査されるキャッシュ・レベルがＩ／Ｄコヒーレントであるかどうかを判定する。この判定は、たとえば、そのキャッシュが一体化されたキャッシュと分離されたＩ／Ｄキャッシュのどちらとして実施されているかを判定することによって行える。検査されるキャッシュが記憶階層内のＩ／Ｄコヒーレンシの点にある場合、処理はステップ３２０に進み、最下位レベル・バスに対してikillバス動作を開始する。その後、処理は、上で説明したステップ３１６に進む。
【００３０】ステップ３１８に戻って、検査されるキャッシュ・レベルが記憶階層内のＩ／Ｄコヒーレンシの点にない場合、処理はステップ３２２に進み、dcbstまたは同等の命令の目標キャッシュ・エントリが変更済みであるかどうかを判定する。そうでない場合には、処理はステップ３２４に進み、下位レベル・バスに対するクリーン動作を開始し、上で説明したステップ３１６に進む。
【００３１】ステップ３２２に戻って、dcbstまたは同等の命令の目標キャッシュ・エントリに変更済みデータが含まれる場合、処理はステップ３２６に進み、write w/ cleanバス動作を使用して下位レベル・バスに変更済みデータをプッシュする。その後、処理はステップ３３０に進み、記憶階層の最下位レベルのキャッシュを調べたかどうかを判定する。そうでない場合には、処理はステップ３３２に進み、記憶階層内の次の下位レベル・キャッシュに進み、ステップ３１８に戻って、次の下位キャッシュ・レベルに対してステップ３１８ないしステップ３３２で示した処理を繰り返す。したがって、この処理は、記憶階層のすべてのキャッシュ・レベルを通じて反復しながら進行する。ステップ３３２に戻って、最下位レベルのキャッシュに到達し、これを処理したならば、処理はステップ３１６に進み、次のdcbstまたは同等の命令を受け取るまで遊休状態になる。
【００３２】図４は、局所プロセッサによって発行されるicbi命令を処理する処理を示す図である。この処理は、ステップ３３４で開始され、ここでicbi命令を受け取る。その後、処理はステップ３３６に進み、dcbst／icbi組合せ命令の扱いを制御するビット（たとえば、プロセッサ・モード・ビットまたはdcbstおよびicbi命令のヒント・ビット）がセットされているかどうかを判定する。そうである場合、処理はステップ３３８に進み、icbi命令を無演算として扱う。しかし、ビットがセットされていない（命令がコヒーレンシ維持モードで受け取られなかった）場合には、処理はステップ３４０に進み、命令キャッシュ内の目標キャッシュ・エントリを無効化し、次に、ステップ３４２で、システム・バスに対するikill動作を開始する。ステップ３３８またはステップ３４２から、処理はステップ３４４に進み、後続のicbi命令を受け取るまで、処理は遊休状態になる。
【００３３】図５は、システム・バスからスヌープされるclean w/ ikillバス動作を処理する処理を示す図である。この処理は、ステップ３４６で開始され、ここで、システム・バス上のclean w/ ikill動作が検出される。処理は、次にステップ３４８に進み、その動作をスヌープしたキャッシュ・レベルがＩ／Ｄコヒーレンシの点である（たとえば、キャッシュが一体化されたキャッシュである）かどうかを判定する。そうである場合には、処理は下で説明するステップ３５４に進む。しかし、そうでない場合には、処理はステップ３５０に進み、スヌープされたcleanw/ ikill動作の目標キャッシュ・エントリが変更済みであるかどうかを判定する。そうでない場合、処理は下で説明するステップ３５８に進む。しかし、変更済みの場合には、処理はステップ３５２に進み、スヌープされた動作の目標キャッシュ・エントリが上位レベル・キャッシュ内で変更済みであるかどうかを判定する。
【００３４】スヌープされた動作の目標キャッシュ・エントリが上位レベル・キャッシュ内で変更済みである場合、処理はステップ３５４に進み、上位レベル・キャッシュに対してclean w/ ikill動作を開始する。しかし、そうでない場合には、処理はステップ３５６に進み、次の下位レベル・キャッシュに対してwrite w/ clean動作を開始し、その後、ステップ３５８に進んで、上位レベル・キャッシュに対してikill動作を開始する。ステップ３５４またはステップ３５８からは、処理はステップ３６０に進み、別のclean w/ ikill動作がスヌープされるまで、処理は遊休状態になる。
【００３５】本発明を用いると、分離されたデータ・キャッシュと命令キャッシュの間のコヒーレンシを維持するために、dcbst命令を効率的に利用できる。本発明の機構を使用する時には、２命令ではなく１命令だけが発行されるので、プロセッサ・サイクルが節約される。システム性能の向上が達成されるのは、命令キャッシュ・ブロック無効化命令とクリーン動作が、直列ではなく並列に発生するからである。新規のシステム・バス動作は、本発明の組み合わされたdcbst／icbi機構を実行した結果として開始される。このシステム・バス動作中のアドレス・バス・トラフィックは、２つではなく１つのバス動作だけが開始されるので、減少する。データ・バス・トラフィックも、特に本発明の機構がＩ／Ｄコヒーレンシの点までのみ変更済みデータを書き込むように実施される時に、同様に減少する。すべての命令が記憶階層の上位レベルから受け取られ、処理される記憶階層内で実施されるものとして説明し、図示してきたが、本発明の機構は、アーキテクチャ上の動作が並列処理のためにシステム・バスからパス・スルーされ、自己スヌープされるアーキテクチャに関連して使用することもできる。
【００３６】本発明を、完全に機能するデータ処理システムに関して説明してきたが、当業者であれば、本発明の機構をさまざまな形態の命令のコンピュータ可読媒体の形で配布でき、本発明が、実際の配布に使用される信号担持媒体の具体的な種類に無関係に同等に適用されることを理解するであろうことに留意することが重要である。具体的に言うと、プログラム命令の組には、dcbst命令が扱われる方法を変更するモード・ビットをセットする命令と、それに続く１つまたは複数のdcbst命令を含めることができる。コンピュータ可読媒体の例には、フロッピ・ディスクやＣＤ−ＲＯＭなどの記録可能型媒体と、ディジタル通信リンクやアナログ通信リンクなどの伝送型媒体が含まれる。
【００３７】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】（１）目標キャッシュ・アドレスと、上記目標キャッシュ・アドレスに対応するデータ・キャッシュ位置に変更済みデータがある場合に、上記データ・キャッシュ位置を含む記憶階層内の命令／データ・キャッシュ・コヒーレンシの点まで、上記データ・キャッシュ位置の上記変更済みデータを書き込む信号と、上記目標キャッシュ・アドレスに対応する命令キャッシュ位置を無効化する信号とを含む動作であって、遠隔装置によって開始されたバス上の上記動作を検出するステップと、上記動作の検出に応答して、上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定するステップと、上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで変更済みデータを書き込むステップとを含む、分離された命令キャッシュとデータ・キャッシュとの間のコヒーレンシを維持する方法。
（２）上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する上記ステップが、さらに、上記装置が一体化された命令／データ・キャッシュを含むかどうかを判定するステップを含む、上記（１）の方法。
（３）上記動作を検出した装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する上記ステップが、さらに、上記装置内で命令キャッシュから分離されたデータ・キャッシュが変更済みデータを含むかどうかを判定するステップと、上記記憶階層内で上記動作を検出した上記装置と局所プロセッサとの間の上位レベル装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定するステップとを含む、上記（１）の方法。
（４）上記上位レベル装置が上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、上記装置を上記上位レベル装置に接続するバス上で上記動作を開始するステップをさらに含む、上記（３）の方法。
（５）上記上位レベル装置が上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで上記変更済みデータを書き込むステップをさらに含む、上記（３）の方法。
（６）上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始するステップをさらに含む、上記（５）の方法。
（７）上記データ・キャッシュが、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始するステップをさらに含む、上記（１）の方法。
（８）分離された命令キャッシュおよびデータ・キャッシュを含む記憶装置と、上記キャッシュを遠隔装置に接続するバスと、上記遠隔装置によって開始された上記バス上の動作を監視するスヌープ論理と、目標キャッシュ・アドレスと、上記目標キャッシュ・アドレスに対応するデータ・キャッシュ位置に変更済みデータがある場合に、上記データ・キャッシュ位置を含む記憶階層内の命令／データ・キャッシュ・コヒーレンシの点まで上記データキャッシュ位置の上記変更済みデータを書き込む信号と、上記目標キャッシュ・アドレスに対応する命令キャッシュ位置を無効化する信号とを含む動作をサポートする上記記憶装置のための制御論理と、上記バス上の上記動作の検出と、上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、命令／データ・キャッシュ・コヒーレンシの上記点まで上記変更済みデータを書き込む手段とを含む、分離された命令キャッシュおよびデータ・キャッシュの間のコヒーレンシを維持するための装置。
（９）上記データ・キャッシュが上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むかどうかを判定する手段をさらに含む、上記（８）の装置。
（１０）上記記憶階層内で上記記憶装置と局所プロセッサとの間の上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むデータ・キャッシュを含むかどうかを判定する手段をさらに含む、上記（８）の装置。
（１１）上記上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含むとの判定に応答して、上記装置を上記上位レベル記憶装置に接続するバス上で上記動作を開始する手段をさらに含む、上記（１０）の装置。
（１２）上記上位レベル記憶装置が、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記変更済みデータを命令／データ・キャッシュ・コヒーレンシの上記点まで書き込む手段をさらに含む、上記（１０）の装置。
（１３）上記記憶階層内で上記装置を上記上位レベル記憶装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始する手段をさらに含む、上記（１２）の装置。
（１４）上記データ・キャッシュが、上記目標キャッシュ・アドレスに対応する上記データ・キャッシュ位置に変更済みデータを含まないとの判定に応答して、上記記憶階層内で上記装置を上位レベル装置に接続するバス上で命令キャッシュ・ブロック無効化動作を開始する手段をさらに含む、上記（８）の装置。
（１５）組み合わされたデータ・キャッシュ・ブロック・ストアおよび命令キャッシュ・ブロック無効化命令を第１装置に対して発行するプロセッサと、上記プロセッサによって発行される上記命令の受け取りに応答して、バス上で上記命令に対応するバス動作を開始する上記第１装置に接続された上記バスと、上記第１装置によって開始された上記バス動作に応答して、アドレスを有するデータ・キャッシュ位置から第３装置へデータを書き込み、上記アドレスを有する命令キャッシュ位置を無効化する、上記第１装置に接続され、データ・キャッシュおよび命令キャッシュを含む第２装置とを含む、データ処理システム。
（１６）上記第２装置が、キャッシュである、上記（１５）のデータ処理システム。
（１７）上記第２装置が、プロセッサである、上記（１５）のデータ処理システム。
（１８）上記第３装置が、下位レベル・キャッシュである、上記（１５）のデータ処理システム。
（１９）上記第３装置が、システム・メモリである、上記（１５）のデータ処理システム。
（２０）データ・キャッシュおよび命令キャッシュを含む上位レベル装置が、上記アドレスを有するデータ・キャッシュ位置に変更済みデータを含むことの判定に応答して、上記第２装置が、上記第２装置を上記上位レベル装置に接続するバス上で上記命令に対応する上記バス動作を開始する、上記（１５）のデータ処理システム。
【出願人】 【識別番号】３９０００９５３１
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレイション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【出願日】 平成１１年（１９９９）２月９日
【代理人】 【弁理士】
【氏名又は名称】坂口 博 （外１名）
【公開番号】 特開平１１−３２８０１６
【公開日】 平成１１年（１９９９）１１月３０日
【出願番号】 特願平１１−３１５３５