| 【発明の名称】 |
メモリ制御装置 |
| 【発明者】 |
【氏名】我妻 智彦
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| 【要約】 |
【課題】プロセッサやＰＣＩバス等の他のバスマスタが、プロセッサバスを自由に占有できて、処理を一時中断することなく次の命令処理へ移行することができ、装置全体の性能向上が図れるメモリ制御装置を提供する。
【解決手段】メインメモリ３及びキャッシュメモリ４をデュアルポートメモリとし、これら両メモリの片側のプロセッサ側ポート１３ａ・１４ａにプロセッサ１を接続し、反対側のコントローラ側ポート１３ｂ・１４ｂにダイレクトメモリアクセス（ＤＭＡ）コントローラ６を接続し、該ダイレクトメモリアクセスコントローラによるコントローラ側ポートへのダイレクトメモリアクセス転送にて、メインメモリとキャッシュメモリとの間のデータ転送を行う。 |
【特許請求の範囲】
【請求項１】プロセッサからの命令に従いメインメモリ及びキャッシュメモリを書き込み・読み出し制御するメモリ制御装置において、前記メインメモリ及びキャッシュメモリをデュアルポートメモリとし、これら両メモリの片側のプロセッサ側ポートに前記プロセッサを接続し、反対側のコントローラ側ポートにダイレクトメモリアクセスコントローラを接続し、該ダイレクトメモリアクセスコントローラによる前記コントローラ側ポートへのダイレクトメモリアクセス転送にて、メインメモリとキャッシュメモリとの間のデータ転送を行うことを特徴とするメモリ制御装置。
【請求項２】プロセッサからのアドレスがキャッシュヒットしているか否かを判定するキャッシュヒット判定手段を備え、その判定結果がキャッシュヒットであるときは、プロセッサは、キャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、キャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、キャッシュヒット判定手段の判定結果がキャッシュヒットでないときは、プロセッサは、メインメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、メインメモリに書き込まれたデータをコントローラ側ポートから読み出して、キャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送することを特徴とする請求項１記載のメモリ制御装置。
【請求項３】キャッシュメモリがメインメモリよりも高速動作し、これらメインメモリとキャッシュメモリとのコントローラ側ポート間に、書き込み信号及び読み出し信号のためのタイミング調整手段を設けたことを特徴とする請求項１又は２記載のメモリ制御装置。
【請求項４】第１及び第２の二つのキャッシュメモリに対してメインメモリを共通とするとともに、各キャッシュメモリについてキャッシュヒット判定手段を備え、第１のキャッシュメモリがキャッシュヒットであるときは、プロセッサは、第１のキャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、第１のキャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリ及び第２のキャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、第２のキャッシュメモリがキャッシュヒットであるときは、プロセッサは、第２のキャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、第２のキャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリ及び第１のキャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、キャッシュヒットでないときは、プロセッサは、メインメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、メインメモリに書き込まれたデータをコントローラ側ポートから読み出して、第１及び第２の両キャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送することを特徴とする請求項１記載のメモリ制御装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、メインメモリとキャッシュメモリの書き込み・読み出しをプロセッサからの命令に従って制御するメモリ制御装置に関する。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置は、図８に示すように、プロセッサ１００と、メインメモリ１０１及びキャッシュメモリ１０２と、これらメモリ１０１・１０２を制御するメモリコントローラ１０３と、プロセッサ１００からのアドレスがキャッシュヒットしているか否かを判定するためのタグメモリ１０４と、外部インターフェースを持つＩ／Ｏデバイス部１０５とを有している。
【０００３】メインメモリ１０１とキャッシュメモリ１０２は、それぞれシングルポートのメモリで構成され、正常にキャッシュ機能をさせるには、高速に動作するキャッシュメモリ１０２と、それより低速なメインメモリ１０１との内容の整合性が確保されなくてはならず、キャッシュメモリ１０２の内容が更新されたときには、メインメモリ１０１にもその更新内容が反映させなくてはならない。
【０００４】しかし、従来では、メインメモリ１０１及びキャッシュメモリ１０２がいずれもシングルポートメモリで、その片側しかないポートにプロセッサ１００を接続しているため、メインメモリ１０１とキャッシュメモリ１０２のデータ整合性確保のためにプロセッサバスをメモリアクセスの度に一時的に占有させなくてはならなかった。この間、装置の動作としては一時的に中断されることになり、性能が向上できない要因になっていた。
【０００５】また、例えば特開平２−２２４０４３公報や特開昭６３−２４０６５１公報に開示されているように、キャッシュメモリやタグメモリのみにデュアルポートメモリを使用した従来の装置では、メインメモリとキャッシュメモリ間のデータ整合性についてプロセッサは処理を意識しなくても済むが、その整合動作中は、プロセッサやＰＣＩバス等のＩ／Ｏデバイス部は、メインメモリにはアクセスすることができないため、プロセッサがＩ／Ｏデバイス部にアクセスしたり、或はプロセッサやＩ／Ｏデバイス部がキャッシュされている領域にアクセスする処理のみに限定され、処理効率の向上に限界があった。
【０００６】
【発明が解決しようとする課題】本発明の課題は、プロセッサやＰＣＩバス等の他のバスマスタが、プロセッサバスを自由に占有できて、処理を一時中断することなく次の命令処理へ移行することができ、装置全体の性能向上が図れるメモリ制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明のメモリ制御装置は、メインメモリ及びキャッシュメモリをデュアルポートメモリとし、これら両メモリの片側のプロセッサ側ポートにプロセッサを接続し、反対側のコントローラ側ポートにダイレクトメモリアクセスコントローラを接続し、該ダイレクトメモリアクセスコントローラによるコントローラ側ポートへのダイレクトメモリアクセス転送にて、メインメモリとキャッシュメモリとの間のデータ転送を行うことを特徴とする。
【０００８】本発明のメモリ制御装置は、プロセッサからのアドレスがキャッシュヒットしているか否かを判定するキャッシュヒット判定手段を更に備え、その判定結果がキャッシュヒットであるときは、プロセッサは、キャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、キャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、キャッシュヒット判定手段の判定結果がキャッシュヒットでないときは、プロセッサは、メインメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、メインメモリに書き込まれたデータをコントローラ側ポートから読み出して、キャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送する。
【０００９】キャッシュメモリはメインメモリよりも高速動作するため、これらメインメモリとキャッシュメモリとのコントローラ側ポート間に、書き込み信号及び読み出し信号のためのタイミング調整手段を設ける。
【００１０】また、本発明の他の形態のメモリ制御装置では、第１及び第２の二つのキャッシュメモリに対してメインメモリを共通とするとともに、各キャッシュメモリについてキャッシュヒット判定手段を備え、第１のキャッシュメモリがキャッシュヒットであるときは、プロセッサは、第１のキャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、第１のキャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリ及び第２のキャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、第２のキャッシュメモリがキャッシュヒットであるときは、プロセッサは、第２のキャッシュメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、第２のキャッシュメモリに書き込まれたデータをコントローラ側ポートから読み出して、メインメモリ及び第１のキャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送し、キャッシュヒットでないときは、プロセッサは、メインメモリに対してプロセッサ側ポートにデータを書き込み、ダイレクトメモリアクセスコントローラは、メインメモリに書き込まれたデータをコントローラ側ポートから読み出して、第１及び第２の両キャッシュメモリに対してコントローラ側ポートへダイレクトメモリアクセス転送する。
【００１１】要するに本発明は、メインメモリとキャッシュメモリの両方にデュアルポートメモリを使用し、双方のデータの整合性を、お互いに片方のポート同士間でダイレクトメモリアクセス（以下、「ＤＭＡ」と記す）転送することによって確保し、プロセッサや他のバスマスタは、メインメモリ及びキャッシュメモリのもう片方のポートに接続されたバスを自由に使用することができ、そのためプロセッサは、メインメモリとキャッシュメモリとの間の整合性処理中でも次の命令を処理でき、他のバスマスタはメインメモリへ直接アクセスできるため、システム全体の高性能化を実現できる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を図面に基づいて詳述する。
【００１３】図１において、本発明によるメモリ制御装置は、プロセッサ１と、メモリコントローラ２と、プログラムやデータを格納するためのメインメモリ３と、キャッシュメモリ４と、タグメモリ５と、ＤＭＡコントローラ６と、ＤＭＡ要求回路７と、ＰＣＩバス等のＩ／Ｏデバイス部８と、第１及び第２のタイミング調整回路９・１０とを有している。メインメモリ３とキャッシュメモリ４とはデュアルポートメモリで構成され、キャッシュメモリ４はメインメモリ３よりも高速タイプのものである。
【００１４】デュアルポートメモリであるメインメモリ３及びキャッシュメモリ４の片側のポート１３ａ・１４ａは、第１のアドレスバス１１ａや第１のデータバス１２ａや制御バス１３を介しプロセッサ１とメモリコントローラ２に接続され、またＰＣＩバス等のＩ／Ｏデバイス部８にも同じバスで接続されている。以下、この片側のポート１３ａ・１４ａを「プロセッサ側ポート」と言う。
【００１５】一方、メインメモリ３及びキャッシュメモリ４の反対側のポート１３ｂ・１４ｂは、第２のアドレスバス１１ｂと第２のデータバス１２ｂで接続され、これらはＤＭＡコントローラ６によってデータ転送が制御される。以下、この反対側のポート１３ｂ・１４ｂを「コントローラ側ポート」と言う。
【００１６】プロセッサ１から発行されるアドレスがキャッシュヒットされているか否かの判定はタグメモリ５で行われる。
【００１７】キャッシュメモリ４のプロセッサ側ポート１４ａにデータがライトされたとき、メインメモリ３とキャッシュメモリ４との間でデータ内容の整合性を持たせなければならないため、キャッシュメモリ４のコントローラ側ポート１４ｂからメインメモリ３のコントローラ側ポート１３ｂへＤＭＡ転送を行う。このときキャッシュメモリ４はメインメモリ３に比べて高速タイプであるため、ＤＭＡコントローラ６から出力されるメモリリード信号やメモリライト信号は、第１のタイミング調整回路９又は第２のタイミング調整回路１０を介する。
【００１８】図２に第１のタイミング調整回路９の構成例を示す。このタイミング調整回路９は、フリップフロップ回路２１とシフトレジスタ２２とで構成され、ＤＭＡコントローラ６からのＤＭＡリード信号を、キャッシュメモリ４のコントローラ側ポート１４ｂに対してはフリップフロップ回路２１の出力をもってリード信号として与え、また該ポート１４ｂから出力されるデータをメインメモリ３のコントローラ側ポート１３ｂにライトするため、シフトレジスタ２２で同期クロックの数クロック分シフトして、メインメモリ３のコントローラ側ポート１３ｂにライト信号として与えるようになっている。
【００１９】第２のタイミング調整回路１０も基本的に同じで、ＤＭＡコントローラ６から出力されるＤＭＡリード信号を、メインメモリ３のコントローラ側ポート１３ｂに対してリード信号として与え、またキャッシュメモリ４のコントローラ側ポート１４ｂに対してはライト信号として与えるが、キャッシュメモリ４が高速であるため、シフトするクロック数は少なくて済む。
【００２０】また、これらタイミング調整回路９・１０は、メインメモリ３及びキャッシュメモリ４がデュアルポートメモリで構成されているため、図３のタイミングチャートに示すように、双方のポートから同じアドレスアクセスの瞬間には、Ｂｕｓｙ信号が後からアクセスされたポートから出力され、この時には図２のようにプリセット状態であればよい。
【００２１】ＤＭＡ要求回路７は、プロセッサ１とＤＭＡコントローラ６との間に設けられ、プロセッサ１がメモリアクセスへの命令を実行したときに、ＤＭＡコントローラ６に対してＤＭＡ転送を要求するための回路である。図４にその論理図を示す。キャッシュメモリ４とメインメモリ３の間でＤＭＡ転送が必要なのは、メモリライト時と、リード時でミスヒットしたときのみである。この時にＤＭＡが要求され、ＤＭＡコントローラ６から出力されるバスホールドリクエスト信号との論理積をとり、これをＤＭＡコントローラ６に返し、バスホールド承認とする。
【００２２】次に、図１のシステムの動作について図２、図３、図４、図５及び図６を参照して説明する。
【００２３】図５は、プロセッサ１がメモリライト命令を発行したときのフローチャートを示す。メモリコントローラ２の制御線からＤＭＡリクエスト信号を生成し、これをＤＭＡコントローラ６へ入力する。図４にその例を示す。このときＤＭＡコントローラ６はＤＭＡ要求状態となる（図５のステップＳ２０）。
【００２４】同時にプロセッサ１が発行したアドレスがキャッシュヒットしているか否かの判定をタグメモリ５で行う（ステップＳ２１）。
【００２５】キャッシュヒットした場合、プロセッサ１は、キャッシュメモリ４のプロセッサ側ポート１４ａにデータを書き込む（ステップＳ２２）。
【００２６】また、このときＤＭＡコントローラ６はバスのホールド要求を行うが、これは図４に示すような回路によってホールドの承認を受ける（ステップＳ２３）。こうしてＤＭＡコントローラ６は、キャッシュメモリ４のコントローラ側ポート１４ｂとメインメモリ３のコントローラ側ポート１３ｂの間のバスの占有権を獲得し、前述したステップ２２で書き込まれたデータをキャッシュメモリ４のコントローラ側ポート１４ｂから読み出す。
【００２７】このとき、もし図３に示すようにキャッシュメモリ４のプロセッサ側ポート１４ａへのライト動作が完全に終了していなければ、キャッシュメモリ４のコントローラ側ポート１４ｂからの読み出しはＢｕｓｙ状態となる（ステップＳ２４）。キャッシュメモリ４のコントローラ側ポート１４ｂから読み出されたデータは、ＤＭＡコントローラ５によってメインメモリ３のコントローラ側ポート１３ｂへＤＭＡ転送される（ステップＳ２５）。これによってメインメモリ３とキャッシュメモリ４の両方でデータの整合性が保たれる。
【００２８】キャッシュミスヒットした場合には、メインメモリ３のプロセッサ側ポート１３ａにデータが書き込まれる（ステップＳ２６）。このときも図４に示す様に、キャッシュヒット時と同様にＤＭＡコントローラ６はバスホールドの承認を受ける（ステップＳ２７）。そして、ＤＭＡコントローラ６は、キャッシュメモリ４のコントローラ側ポート１４ｂとメインメモリ３のコントローラ側ポート１３ｂの間のバスの占有権を獲得し、前述したステップＳ２６でメインメモリ３に書き込まれたデータをコントローラ側ポート１３ｂから読み出す。このときも同様に、メインメモリ３のプロセッサ側ポート１３ａへのライト動作が完全に終了していなければ、コントローラ側ポート１３ｂからの読み出しはＢｕｓｙ状態となる（ステップＳ２８）。
【００２９】このコントローラ側ポート１３ｂから読み出されたデータは、ＤＭＡコントローラ６によってキャッシュメモリ４のコントローラ側ポート１４ｂへＤＭＡ転送される（ステップＳ２９）。この場合も、メインメモリ３とキャッシュメモリ４の両方でデータの整合性が保たれる。
【００３０】次に、プロセッサがメモリリード命令を発行したときの動作を図６のフローチャートを参照して説明する。
【００３１】プロセッサ１が発行したアドレスの判定をタグメモリ５で行う（ステップＳ３１）。図４に示すように、キャッシュヒットした場合は、ＤＭＡコントローラ６はＤＭＡリクエスト信号を受け付けず、プロセッサ１はキャッシュメモリ４のプロセッサ側ポート１４ａからデータを読み出す（ステップＳ３２）。
【００３２】キャッシュミスヒットした場合は、図４に示すようにＤＭＡコントローラ６はＤＭＡ要求状態となり（ステップＳ３０）、その後バスのホールド要求を行い、その承認を受ける（ステップＳ３４）。また、プロセッサ１はメインメモリ３のプロセッサ側ポート１３ａからデータを読み出す（ステップＳ３３）。このとき、ＤＭＡコントローラ６は、キャッシュメモリ４のコントローラ側ポート１４ｂとメインメモリ３のコントローラ側ポート１３ｂの間のバスの占有権を獲得しており、メインメモリ３のコントローラ側ポート１３ｂからデータを読み出す。また、このときも前述のステップＳ３３の読み込み動作が完全に終了していなければ、コントローラ側ポート１３Ｂからの読み込み動作はＢｕｓｙ状態となる（ステップＳ３５）。
【００３３】メインメモリ３のコントローラ側ポート１３ｂから読み出されたデータは、ＤＭＡコントローラ６によってキャッシュメモリ４のコントローラ側ポート１４ｂから、無効領域に書き込まれる（ステップＳ３６）。
【００３４】このようにメインメモリ３とキャッシュメモリ４の両方において、それらのプロセッサ側ポート１３ｂ・１４ｂ間でデータの整合性を常に保つので、その整合動作中、プロセッサ１はＩ／Ｏデバイス部８やメモリ３・４へアクセスでき、またＩ／Ｏデバイス部８もメモリ３・４へ直接アクセスできる。
【００３５】以上のように、プロセッサ１がメモリライト命令を実行しようとしたとき、生成されたアドレスがタグメモリ５によって比較され、キャッシュヒットされていれば、キャッシュメモリ４のプロセッサ側ポート１４ａにライトし、直後に同じデータをコントローラ側ポート１４ｂからメインメモリ３のコントローラ側ポート１３ｂへＤＭＡ転送を行う。
【００３６】また、ミスヒットした場合、メインメモリ３のプロセッサ側ポート１３ａに直接ライトし、直後に同じデータをメインメモリ３のコントローラ側ポート１３ｂからキャッシュメモリ４のコントローラ側ポート１４ｂにＤＭＡ転送を行う。
【００３７】このようにしてメインメモリ３とキャッシュメモリ４の間のデータの整合性が常に保たれ、且つプロセッサ１やＩ／Ｏデバイス部８等のバスマスタは、整合動作を意識することなくバスを自由に占有し、命令実行できるため、システムの高性能化が実現できる。
【００３８】次に、本発明の変形例について図７を参照して説明する。
【００３９】プロセッサバスを共有する第１及び第２のプロセッサ５１ａ・５１ｂと、これらのプロセッサ５１ａ・５１ｂに対して共通なメモリコントローラ５２及びメインメモリ５３と、それぞれのプロセッサ５１ａ・５１ｂにより制御される第１及び第２のキャッシュメモリ５４ａ・５４ｂと、第１及び第２のタグメモリ５５ａ・５５ｂと、ＤＭＡコントローラ５６と、ＤＭＡ要求回路５７と、それぞれのプロセッサ５１ａ・５１ｂにより制御される第１及び第２のＩ／Ｏデバイス部５８ａ・５８ｂと、切り替え回路５９とを有している。
【００４０】メインメモリ５３と第１及び第２のキャッシュメモリ５４ａ・５４ｂはデュアルポートメモリで、キャッシュメモリ５４ａ・５４ｂは、メインメモリ５３よりも高速タイプである。メインメモリ５３と第１及び第２のキャッシュメモリ５４ａ・５４ｂのコントローラ側ポートは、ＤＭＡコントローラ５６によってＤＭＡ転送制御される。
【００４１】第１のプロセッサ５１ａと第２のプロセッサ５１ｂから、それぞれバス要求信号６０ａ・６０ｂがメモリコントローラ５２へ入力され、調停されてバス開放信号６１ａ・６１ｂをそれぞれのプロセッサ５１ａ・５２ｂに返す。
【００４２】どちらかのプロセッサがプロセッサバスの占有権を獲得したとき、第１のキャッシュメモリ５４ａと第２のキャッシュメモリ５４ｂはいずれも有効であり、キャッシュメモリの領域が２倍になる。そのためのアドレス比較は、第１のタグメモリ５５ａと第２のタグメモリ５５ｂで行われ、キャッシュヒット情報は双方の論理積でメモリコントローラ５２に返される。
【００４３】第１のキャッシュメモリ５４ａにキャッシュライトヒットされた時、ＤＭＡコントローラ５６によって更新されたデータがメインメモリ５３及び第２のキャッシュメモリ５４ｂにコピーされる。
【００４４】キャッシュミスヒットの時は、メインメモリ５３から第１のキャッシュメモリ５４ａと第２のキャッシュメモリ５４ｂに更新データがコピーされる。第２のキャッシュメモリ５４ｂにキャッシュヒットした時も同様にして、ＤＭＡコントローラ５６によって、第１のキャッシュメモリ５４ａとメインメモリ５３と第２のキャッシュメモリ５４ｂでデータの整合性が保たれる。第１のキャッシュメモリ５４ａからメインメモリ５３と第２のキャッシュメモリ５４ｂへコピーバックする時と、第２のキャッシュメモリ５４ｂからメインメモリ５３と第１のキャッシュメモリ５４ａへコピーバックする時との切り替えは、第１のプロセッサ５１ａと第２のプロセッサ５１ｂがプロセッサバスを獲得する瞬間と連動しており、切り替え回路５９で行う。
【００４５】このように第１及び第２のプロセッサ５１ａ・５１ｂと、第１及び第２のＩ／Ｏデバイス部５８ａ・５８ｂは、メインメモリ５３と各キャッシュメモリ５４ａ・５４ｂのデータの整合性を保つことを意識せずに、メインメモリ５３やキャッシュメモリ５４ａ・５４ｂにアクセスできる。
【００４６】
【発明の効果】本発明によれば、メインメモリとキャッシュメモリとがいずれもデュアルポートメモリで構成され、プロセッサと接続されているポートとは反対側のポート同士でＤＭＡ転送を行い、メインメモリとキャッシュメモリのどちらかがデータ更新されたときに常に他方へコピーするので、メインメモリとキャッシュメモリの間でデータの整合性を保つための処理を、プロセッサが意識しなくてよいため、性能向上が実現できる。そして。その処理の間、プロセッサやＰＣＩバス等の他のバスマスタは、プロセッサバスを自由に占有できるため、処理を一時中断することなく次の命令処理へ移行することができ、装置全体の性能向上を図ることができる。
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| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
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| 【出願日】 |
平成１０年（１９９８）５月１３日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】原田 信市
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| 【公開番号】 |
特開平１１−３２８０１３ |
| 【公開日】 |
平成１１年（１９９９）１１月３０日 |
| 【出願番号】 |
特願平１０−１３０６６４ |
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