| 【発明の名称】 |
メモリ装置用アドレス制御回路 |
| 【発明者】 |
【氏名】柴田 和則
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| 【要約】 |
【課題】回路規模が小さく且つ動作制御が簡単なアドレス制御回路を提供する。
【解決手段】記憶部１１０は、複数のセクタからなる３個のグループ１〜３に分割して使用される。第１のアドレス制御部１２１は、各グループごとに割り当てられた２ビットのアドレス（０ｈ〜２ｈ）を生成して出力する。第２のアドレス制御部１２２は、各グループ内でセクタごとに割り当てられたアドレス（００ｈ〜ＦＦｈ）を生成して出力する。 |
【特許請求の範囲】
【請求項１】 記憶領域を複数のセクタからなる複数のグループに分割して使用するメモリ装置のアドレス制御回路において、前記グループごとに割り当てられたアドレスビットを生成して出力する第１のアドレス制御部と、前記グループ内で前記セクタごとに割り当てられたアドレスビットを生成して出力する第２のアドレス制御部と、を備えたことを特徴とするメモリ装置用アドレス制御回路。
【請求項２】 前記第２のアドレス制御部がアップカウンタまたはダウンカウンタであることを特徴とする請求項１に記載のメモリ装置用アドレス制御回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、例えばデュアルポートメモリ等のメモリ装置に使用するアドレス制御回路に関するものである。
【０００２】
【従来の技術】従来より、記憶領域を複数のグループに分割して使用するタイプのメモリ装置が知られている。このようなメモリ装置としては、例えばデュアルポートメモリ等がある。
【０００３】図３は、従来のメモリ装置の一構成例を概略的に示すブロック図である。
【０００４】図３に示したように、記憶部３１０は、記憶領域を３個のグループ１，２，３に分割して使用される。各グループ１〜３は、それぞれ、例えば２５６個のセクタを備えている。
【０００５】アドレス制御部３２１は、記憶部３１０のグループ１に対する書き込みや読み出しを行う際のアドレスＡＤを生成する。同様に、アドレス制御部３２２はグループ２に対する書き込み・読み出しを行う際のアドレスＡＤを、アドレス制御部３２３はグループ３に対する書き込み・読み出しを行う際のアドレスＡＤを、それぞれ生成する。
【０００６】セレクタ３２４は、アドレス制御部３２１〜３２３が出力するアドレスＡＤのいずれかを選択し、アドレスバス３６０を介して、記憶部３１０に送る。
【０００７】リード／ライト制御部３３０は、リード／ライト信号Ｒ／Ｗを生成し、信号線３７０を介して記憶部３１０に送る。
【０００８】データ処理部３４０は、信号Ｒ／Ｗが「リード」のときは、記憶部３１０が出力したデータＤをデータバス３８０から入力して、所定の演算処理を行う。一方、信号Ｒ／Ｗが「ライト」のときは、データバス３８０を介して書き込みデータを記憶部３１０に供給する。
【０００９】チップセレクタ３５０は、信号線３９０を介して、チップセレクト信号ＣＳを記憶部３１０に送る。
【００１０】図３に示したようなメモリ装置によれば、グループ１，２，３について別個のアドレス制御部３２１〜３２３を設けたので、例えば、グループ１に属するセクタからの読み込みとグループ２に属するセクタからの読み込みとを行った後でグループ３に属するセクタへの書き込みを行う処理を繰り返し実行するような場合に、処理速度を速くすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に示したようなメモリ装置は、記憶部３１０のグループ数と同数のアドレス制御部が必要となり、また、セレクタ３２４を必要とするため、回路規模が大きくなってしまうという欠点があった。
【００１２】また、記憶部３１０の記憶容量の増大に伴ってアドレスのビット数が増加した場合（すなわちアドレスバスの信号線数が増加した場合）にも、各アドレス制御部３２１〜３２３やセレクタ３２４の回路規模が増大してしまう。
【００１３】さらに、上述したような、グループ１に属するセクタからの読み込みとグループ２に属するセクタからの読み込みとを行った後でグループ３に属するセクタへの書き込みを行う処理を繰り返し実行するような場合には、各アドレス制御部３２１〜３２３やセレクタ３２４の動作制御が非常に複雑になってしまうという欠点もあった。
【００１４】このような理由から、回路規模が小さく、且つ、動作制御が簡単な、アドレス制御回路が嘱望されていた。
【００１５】
【課題を解決するための手段】この発明は、記憶領域を複数のセクタからなる複数のグループに分割して使用するメモリ装置のアドレス制御回路に関するものである。
【００１６】そして、グループごとに割り当てられたアドレスビットを生成して出力する第１のアドレス制御部と、グループ内でセクタごとに割り当てられたアドレスビットを生成して出力する第２のアドレス制御部とを備える。
【００１７】このような構成によれば、記憶領域を３個以上のグループに分割して使用する場合でも２個のアドレス制御部でアドレス制御を行うことができ、また、セレクタを必要としないので、回路規模を小さくすることができる。
【００１８】グループごとに割り当てられたアドレスビットの生成とセクタごとに割り当てられたアドレスビットの生成とを別個に行うので、アドレス制御を簡単化することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎないことを理解されたい。
【００２０】図１は、この実施の形態に係るアドレス制御回路を搭載したメモリ装置の構成を概略的に示すブロック図である。
【００２１】同図に示したように、記憶部１１０は、記憶領域を３個のグループ１，２，３に分割して使用される。この実施の形態では、各グループ１〜３は、それぞれ、２５６個のセクタを備えているものとする（図示せず）。
【００２２】この実施の形態では、グループ１に属する各セクタのアドレスを０００ｈ〜０ＦＦｈ、グループ２に属する各セクタのアドレスを１００ｈ〜１ＦＦｈ、グループ３に属する各セクタのアドレスを２００ｈ〜２ＦＦｈとする。すなわち、アドレスの上一桁が０ｈのセクタはグループ１に属し、アドレスの上一桁が１ｈのセクタはグループ２に属し、アドレスの上一桁が２ｈのセクタはグループ３に属している。一方、アドレスの下二桁は、同一グループ内の各セクタに割り当てられる。
【００２３】第１のアドレス制御部１２１は、グループごとに割り当てられたアドレスビット（すなわち、アドレスの上一桁）を生成して出力する。この実施の形態では、記憶部１１０の記憶領域を３個のグループに分割して使用するので、第１のアドレス制御部１２１が生成するアドレス値ＡＤ1 は、２ビットでよい。このため、第１のアドレス制御部１２１から記憶部１１０へのアドレス送信には、アドレスバス１６０（１０ビット）の上位２ビットのみを使用する。
【００２４】第２のアドレス制御部１２２は、グループ１〜３内でセクタごとに割り当てられたアドレスビットを生成して出力する。この実施の形態では、各グループ１〜３のセクタ数はそれぞれ２５６個なので、第２のアドレス制御部１２２が生成するアドレスＡＤ2 は、８ビットとなる。このため、第２のアドレス制御部１２２から記憶部１１０へのアドレス送信には、アドレスバス１６０の下位８ビットを使用する。第２のアドレス制御部１２２としては、例えばアップカウンタを使用することができる。
【００２５】リード／ライト制御部１３０は、リード／ライト信号Ｒ／Ｗを生成し、信号線１７０を介して記憶部１１０に送る。
【００２６】データ処理部１４０は、信号Ｒ／Ｗが「リード」のときは、記憶部１１０が出力したデータＤをデータバス１８０から入力して、所定の演算処理を行う。一方、信号Ｒ／Ｗが「ライト」のときは、データバス１８０を介して書き込みデータを記憶部１１０に供給する。
【００２７】チップセレクタ１５０は、信号線１９０を介して、チップセレクト信号ＣＳを記憶部１１０に送る。
【００２８】続いて、図１に示したメモリ装置の動作例について、図２を用いて説明する。以下に説明する各部１２１，１２２，１３０，１４０の動作は、例えば、図示しないＣＰＵ(Central Processing Unit) によって制御される。
【００２９】まず、第１のアドレス制御部１２１の出力値ＡＤ1 を０ｈに設定すると共に、第２のアドレス制御部１２２の出力値ＡＤ2 を００ｈに設定する（Ｓ２０１）。
【００３０】その後、リード／ライト制御部１３０の出力Ｒ／Ｗを「リード」に設定すると（Ｓ２０２）、記憶部１１０から０００ｈ番地のデータＤ（すなわちグループ１の最初のデータ）がデータバス１８０に出力される。データ処理部１４０は、このデータＤをデータバス１８０から入力する（Ｓ２０３）。
【００３１】次に、第１のアドレス制御部１２１の出力値ＡＤ1 を１ｈに設定する（Ｓ２０４）。このとき、第２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのままとする。
【００３２】その後、リード／ライト制御部１３０の出力を「リード」に設定すると（Ｓ２０５）、記憶部１１０から１００ｈ番地のデータＤ（すなわちグループ２の最初のデータ）がデータバス１８０に出力される。データ処理部１４０は、このデータＤをデータバス１８０から入力する（Ｓ２０６）。
【００３３】次に、第１のアドレス制御部１２１の出力値ＡＤ1 を２ｈに設定する（Ｓ２０７）。このとき、第２のアドレス制御部１２２の出力値ＡＤ2 は００ｈのままとする。続いて、データ処理部１４０が、書き込みデータＤを、データバス１８０上に出力する（Ｓ２０８）。
【００３４】その後、リード／ライト制御部１３０の出力を「ライト」に設定すると（Ｓ２０９）、記憶部１１０の２００ｈ番地にデータＤ（すなわちグループ３の最初のデータ）が書き込まれる。
【００３５】続いて、第２のアドレス制御部１２２の出力値ＡＤ2 と値「ＦＦｈ」とを比較する（Ｓ２１０）。そして、これらの値が一致しなかった場合は、第１のアドレス制御部１２１の出力値ＡＤ1 を０ｈに設定すると共に、第２のアドレス制御部１２２の出力値ＡＤ2 を「１ｈ」だけ増加させる（Ｓ２１１）。ここでは、Ｓ２１０における第２のアドレス制御部１２２の出力値ＡＤ2 は００ｈなので、Ｓ２１１を実行することにより、第２のアドレス制御部１２２の出力値ＡＤ2 は「０１ｈ」となる。
【００３６】その後、Ｓ２０２以降の処理が、再度実行される。これらＳ２０２〜Ｓ２１１は、Ｓ２１０において第２のアドレス制御部１２２の出力値ＡＤ2 が値「ＦＦｈ」に一致すると判断されるまで繰り返される。
【００３７】Ｓ２１０において第２のアドレス制御部１２２の出力値ＡＤ2 がＦＦｈとなった場合には、一連の処理が終了する。
【００３８】このように、この実施の形態に係るメモリ装置によれば、記憶領域を３個のグループ１〜３に分割して使用するにもかかわらず２個のアドレス制御部でアドレス制御を行うことができ、また、セレクタを必要としないので、回路規模を小さくすることができる。
【００３９】また、第１のアドレス制御部１２１で記憶領域のグループを指定し、第２のアドレス制御部１２２でセクタを指定することとしたので、アドレス制御を単純化することができるとともに、規則的にデータを並べることができるためデータの取り扱いが容易となる。
【００４０】なお、ここでは記憶部１１０が１個のみの場合について説明したが、記憶部を２個以上備えたメモリ装置に本発明を適用することも可能である。この場合には、チップセレクタ１５０が出力するチップセレクト信号ＣＳを切り換えることにより、記憶部の切り換えを行えばよい。
【００４１】
【発明の効果】以上詳細に説明したように、この発明によれば、回路規模が小さく且つ動作制御が簡単なアドレス制御回路を提供することができる。
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| 【出願人】 |
【識別番号】００００００２９５
【氏名又は名称】沖電気工業株式会社
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| 【出願日】 |
平成１０年（１９９８）５月２１日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】大垣 孝
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| 【公開番号】 |
特開平１１−３２８００６ |
| 【公開日】 |
平成１１年（１９９９）１１月３０日 |
| 【出願番号】 |
特願平１０−１３９０８７ |
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