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【発明の名称】 情報処理装置及びパイプライン処理方法
【発明者】 【氏名】福本 晴継
【要約】 【課題】１回のフェッチステージ（ＩＦ）でメモリから２つの命令を読み込むようにした２語フェッチ式のパイプライン処理を行う情報処理装置において、オペランドコンフリクトが発生しても正常な演算結果が得られるようにする。

【解決手段】２語フェッチ式の５段パイプライン処理を行うＣＰＵは、前回のデコードステージ（ＤＥＣ）で解読した命令がロード命令であり、今回のデコードステージで解読した命令が、ロードしたデータを用いるロードデータ使用命令であった場合に（ｔ4 〜ｔ5 ）、そのロードデータ使用命令を破棄すると共に、次のフェッチステージの動作（Ｃ１２のＩＦ）を１回休止し、更に、プログラムカウンタ（第１レジスタ）の値を、システムクロックＣＫ１が次に立ち上がったタイミング（ｔ5 ）で１つ前の値に戻し、その後、システムクロックＣＫ１の１周期分をおいて、上記破棄した命令を解読・実行する（Ｃ１３：ｔ6 〜ｔ10）。
【特許請求の範囲】
【請求項１】 メモリから命令レジスタ内へ２つの命令を同時に読み込むフェッチステージの動作を、基本クロックが２回発生する毎に行うと共に、前記命令レジスタ内に読み込まれた２つの命令を１つずつ解読するデコードステージ及び該デコードステージで解読された命令の内容に応じた演算を行う実行ステージなどの他のステージの動作を、前記基本クロックが１回発生する毎に行うようにした２語フェッチ式のパイプライン処理を実施する情報処理装置において、前回のデコードステージで解読した命令が、メモリからデータを読み込むロード命令であり、且つ、今回のデコードステージで解読した命令が、前記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に、そのロードデータ使用命令を破棄すると共に、次のフェッチステージの動作を１回休止し、更に、前記基本クロックの１周期分をおいて、前記破棄したロードデータ使用命令を解読して実行するように構成されていること、を特徴とする情報処理装置。
【請求項２】 請求項１に記載の情報処理装置において、前回のデコードステージで解読した命令が、メモリからデータを読み込むロード命令であり、且つ、今回のデコードステージで解読した命令が、前記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に、更に、前記フェッチステージで読み込むべき命令のアドレスを前記基本クロックの１周期毎にカウントするプログラムカウンタの値を、前記基本クロックが次に発生したタイミングで、１つ前の値に戻すように構成されていること、を特徴とする情報処理装置。
【請求項３】 メモリから命令レジスタ内へ２つの命令を同時に読み込むフェッチステージの動作を、基本クロックが２回発生する毎に行うと共に、前記命令レジスタ内に読み込まれた２つの命令を１つずつ解読するデコードステージ及び該デコードステージで解読された命令の内容に応じた演算を行う実行ステージなどの他のステージの動作を、前記基本クロックが１回発生する毎に行うようにした２語フェッチ式のパイプライン処理方法において、前回のデコードステージで解読した命令が、メモリからデータを読み込むロード命令であり、且つ、今回のデコードステージで解読した命令が、前記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に、そのロードデータ使用命令を破棄すると共に、次のフェッチステージの動作を１回休止し、更に、前記基本クロックの１周期分をおいて、前記破棄したロードデータ使用命令を解読して実行すること、を特徴とするパイプライン処理方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、１回のフェッチステージでメモリから２つの命令を同時に読み込むようにした２語フェッチ式のパイプライン処理方法、及びその方法を採用した情報処理装置に関するものである。
【０００２】
【従来の技術】従来より、メモリから命令を読み込んで実行するための処理機能を複数種類のステージに分け、並列して異なるステージの動作を行うことにより、複数の命令処理サイクルを部分的に重複したタイミングで実行するパイプライン処理方法を採用した情報処理装置が知られている。
【０００３】そして更に、この種の情報処理装置として、処理速度をより高速化するために、メモリから２つの命令を１度に読み込むようにした２語フェッチ式のパイプライン処理を行うものが提案されている（例えば、本出願人による特願平９−２８９９９４号）。
【０００４】ここで、こうした２語フェッチ式のパイプライン処理を行う情報処理装置の基本的な動作について、５段パイプライン処理を行う図８のＣＰＵ（マイクロプロセッサ）１００を例に挙げて説明する。まず、図８に示すように、この例のＣＰＵ１００は、データバス１とアドレスバス２を介して、プログラムを格納したＲＯＭ等のメモリ３に接続されると共に、データバス４とアドレスバス５を介して、ＲＡＭ等のデータ格納用メモリ６に接続される。また、メモリ３には、ＣＰＵ１００が１回のアクセスで２つの命令を同時に読み込むことができるようにするため、その１アドレス当りに、偶数アドレスの命令とそれに続く奇数アドレスの命令とが１組にされて格納されている。よって、ＣＰＵ１００は、メモリ３から「命令０」と「命令１」，「命令２」と「命令３」，「命令４」と「命令５」、といった具合に、偶数アドレスの命令とそれに続く奇数アドレスの命令とを一緒に読み込むこととなる。
【０００５】次に、このＣＰＵ１００では、処理機能を、メモリ３から命令レジスタ内へ２つの命令を同時に読み込むＩＦ（フェッチ）ステージと、ＩＦステージで命令レジスタ内に読み込まれた２つの命令を１つずつ解読するＤＥＣ（デコード）ステージと、ＤＥＣステージで解読された命令の内容に応じて、ＩＦステージで読み込むべき命令のアドレスやメモリ６へアクセスする際のアドレス等を演算するＥＸＥ（実行）ステージと、ＤＥＣステージで解読された命令の内容に応じて、ＥＸＥステージでの演算結果をアドレスとしてメモリ６へのアクセス（即ち、データの読み込み或いは書き込み）を行うＭＡ（メモリアクセス）ステージと、ＤＥＣステージで解読された命令の内容に応じて、演算データ或いはメモリ６からのデータを内部レジスタに書き込むＷＢ（ライトバツク）ステージとの、５つのステージに分割している。
【０００６】そして、このＣＰＵ１００は、ＩＦステージの動作を、動作用の基本クロック（所謂システムクロック）が２回発生する毎に行うと共に、他のステージの動作を、基本クロックが１回発生する毎に行い、図９の如き並列関係にてパイプライン処理を実施する。
【０００７】即ち、図９に示すように、ｎ番目の命令処理サイクルＣ１００では、まずＩＦステージにて、メモリ３から命令レジスタ内へ２つの命令を同時に読み込み、次にＤＥＣステージにて、上記読み込んだ２命令のうちの最初の命令（つまり、偶数アドレスの命令）を解読し、続くＥＸＥステージにて、上記解読した命令の内容に応じた演算を行う。そして、上記解読した命令がメモリ６へアクセスする命令ならば、続くＭＡステージにて、メモリ６へのアクセス（データの読み込み或いは書き込み：リード／ライト）が行われ、最後にＷＢステージにて、演算データ或いはメモリ６からのデータが内部レジスタに格納される。
【０００８】また、ｎ＋１番目の命令処理サイクルＣ１０１では、ＩＦステージの動作が行われず、その命令処理サイクルＣ１０１のＤＥＣステージの動作は、命令処理サイクルＣ１００のＥＸＥステージと並列に行われる。そして、この命令処理サイクルＣ１０１では、ＤＥＣステージにて、命令処理サイクルＣ１００のＩＦステージで読み込んだ２命令のうちの２番目の命令（つまり、奇数アドレスの命令）を解読し、続くＥＸＥステージ以降の各ステージの動作は、命令処理サイクルＣ１００の場合と同様に行われていく。
【０００９】そして、図９では、ｎ番目からｎ＋５番目までの６つの命令処理サイクルＣ１００〜Ｃ１０５しか図示されていないが、前述した２つの命令処理サイクルＣ１００，Ｃ１０１と同様の動作が繰り返されることとなる。具体的には、ｎ番目の命令処理サイクルＣ１００のＤＥＣステージとｎ＋１番目の命令処理サイクルＣ１０１のＤＥＣステージとの期間に亘って、ｎ＋２番目の命令処理サイクルＣ１０２のＩＦステージの動作が行われ、その命令処理サイクルＣ１０２のＥＸＥステージのときに、ＩＦステージを持たないｎ＋３番目の命令処理サイクルＣ１０３のＤＥＣステージの動作が行われる。そして更に、ｎ＋２番目の命令処理サイクルＣ１０２のＤＥＣステージとｎ＋３番目の命令処理サイクルＣ１０３のＤＥＣステージとの期間に亘って、ｎ＋４番目の命令処理サイクルＣ１０４のＩＦステージの動作が行われ、その命令処理サイクルＣ１０４のＥＸＥステージのときに、ＩＦステージを持たないｎ＋５番目の命令処理サイクルＣ１０５のＤＥＣステージの動作が行われる、といった具合に、複数の命令処理サイクルにおける異なるステージの動作が並列に行われる。
【００１０】
【発明が解決しようとする課題】ところで、このような２語フェッチ式のパイプライン処理を行う従来のＣＰＵ１００では、前回のＤＥＣステージで解読した命令が、メモリからデータを読み込むロード命令であり、且つ、今回のＤＥＣステージで解読した命令が、上記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に、所謂オペランドコンフリクトが発生して、そのロードデータ使用命令の実行による演算結果が、正常な値にならないという問題がある。
【００１１】以下、この問題を、図１０と図１１を用いて具体的に説明する。まず、図１０は、命令処理サイクルＣ２００のＤＥＣステージで、内部レジスタｒ０の値が示すメモリ６のアドレスからデータをロードして内部レジスタｒ１に格納するロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を解読し、且つ、次の命令処理サイクルＣ２０１のＤＥＣステージで、内部レジスタｒ１の値と内部レジスタｒ２の値とを足し算するロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読した場合を表している。
【００１２】つまり、図１０は、命令処理サイクルＣ２００のＩＦステージで読み込んだ２命令のうちの偶数アドレスの命令が、上記ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］であると共に、命令処理サイクルＣ２００のＩＦステージで読み込んだ２命令のうちの奇数アドレスの命令が、上記ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］であり、その命令処理サイクルＣ２００にて、上記ロード命令［ｌｏａｄ＠ｒ０，ｒ１］を解読及び実行し、次の命令処理サイクルＣ２０１にて、上記ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読及び実行する場合を表している。
【００１３】この図１０の場合、命令処理サイクルＣ２００のＭＡステージで、内部レジスタｒ０の値をアドレスとしてメモリ６からデータが読み込まれ（ロードされ）、同命令処理サイクルＣ２００の続くＷＢステージで、メモリ６からロードされたデータが内部レジスタｒ１に格納される。そして、命令処理サイクルＣ２０１のＥＸＥステージで、内部レジスタｒ１の値と内部レジスタｒ２の値とが足し算される。
【００１４】ところが、図１０の斜線部で示すように、命令処理サイクルＣ２０１のＥＸＥステージで、内部レジスタｒ１の値と内部レジスタｒ２の値とを足し算する時点では、命令処理サイクルＣ２００のＭＡステージ及びＷＢステージの動作が完了しておらず、内部レジスタｒ１には、メモリ６からロードされるデータが未だ格納されていない。このため、命令処理サイクルＣ２０１のＥＸＥステージにて、内部レジスタｒ１の古い値と、内部レジスタｒ２の値とが足し算されてしまい、正常な演算結果が得られなくなるのである。
【００１５】次に、図１１は、命令処理サイクルＣ３０１のＤＥＣステージで、前述のロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を解読し、且つ、次の命令処理サイクルＣ３０２のＤＥＣステージで、前述のロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読した場合を表している。
【００１６】つまり、図１１は、命令処理サイクルＣ３００のＩＦステージで読み込んだ２命令のうちの奇数アドレスの命令が、上記ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］であると共に、命令処理サイクルＣ３０２のＩＦステージで読み込んだ２命令のうちの偶数アドレスの命令が、上記ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］であり、命令処理サイクルＣ３０１にて、上記ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を解読及び実行し、次の命令処理サイクルＣ３０２にて、上記ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読及び実行する場合を表している。
【００１７】この図１１の場合、命令処理サイクルＣ３０１のＭＡステージで、内部レジスタｒ０の値をアドレスとしてメモリ６からデータが読み込まれ（ロードされ）、同命令処理サイクルＣ３０１の続くＷＢステージで、メモリ６からロードされたデータが内部レジスタｒ１に格納される。そして、命令処理サイクルＣ３０２のＥＸＥステージで、内部レジスタｒ１の値と内部レジスタｒ２の値とが足し算される。
【００１８】ところが、図１１の斜線部で示すように、命令処理サイクルＣ３０２のＥＸＥステージで、内部レジスタｒ１の値と内部レジスタｒ２の値とを足し算する時点では、命令処理サイクルＣ３０１のＭＡステージ及びＷＢステージの動作が完了しておらず、内部レジスタｒ１には、メモリ６からロードされるデータが未だ格納されていない。このため、図１０の場合と同様に、命令処理サイクルＣ３０２のＥＸＥステージでは、内部レジスタｒ１の古い値と、内部レジスタｒ２の値とが足し算されてしまい、正常な演算結果が得られなくなるのである。
【００１９】そして、従来より、上記のようなオペランドコンフリクトによる問題を解決するためには、プログラムを作成する際に、専用のコンパイラ或いは人手によって、ロード命令とロードデータ使用命令との間に、処理に影響を及ぼさないＮＯＰ（non operation ）命令を追加挿入するようにしていた。しかし、ＮＯＰ命令を挿入すると、プログラムサイズが大きくなってしまうという欠点がある。
【００２０】本発明は、こうした問題に鑑みなされたものであり、１回のフェッチステージでメモリから２つの命令を同時に読み込むようにした２語フェッチ式のパイプライン処理を行う情報処理装置において、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避できるようにすることを目的としている。
【００２１】
【課題を解決するための手段、及び発明の効果】上記目的を達成するためになされた請求項１に記載の本発明の情報処理装置（１０）は、前述した従来装置と同様に、メモリ（３）から命令レジスタ（２０ａ）内へ２つの命令を同時に読み込むフェッチステージ（ＩＦ）の動作を、基本クロック（ＣＫ１）が２回発生する毎に行うと共に、前記命令レジスタ（２０ａ）内に読み込まれた２つの命令を１つずつ解読するデコードステージ（ＤＥＣ）及び該デコードステージ（ＤＥＣ）で解読された命令の内容に応じた演算を行う実行ステージ（ＥＸＥ）などの他のステージの動作を、前記基本クロック（ＣＫ１）が１回発生する毎に行うようにした２語フェッチ式のパイプライン処理を実施して、上記メモリ（３）に格納されたプログラムを実行する。
【００２２】そして特に、本発明の情報処理装置（１０）は、前回のデコードステージで解読した命令が、メモリ（６）からデータを読み込むロード命令であり、且つ、今回のデコードステージで解読した命令が、前記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に（ｔ4 〜ｔ5 又はｔ25〜ｔ26）、そのロードデータ使用命令を破棄すると共に（ｔ4 〜ｔ5 又はｔ25〜ｔ26）、次のフェッチステージの動作（Ｃ１２のＩＦ又はＣ２４のＩＦ）を１回休止し、更に、前記基本クロック（ＣＫ１）の１周期分をおいて、前記破棄したロードデータ使用命令を解読して実行する（ｔ6 〜ｔ10又はｔ27〜ｔ31）ように構成されている。
【００２３】尚、（）内の符号は、図１〜図７における符号のうちで本発明の主要な部分に対応するものを示している。つまり、本発明の情報処理装置では、前回のデコードステージで解読した命令がロード命令であり、且つ、今回のデコードステージで解読した命令がロードデータ使用命令であった場合（以下、オペランドコンフリクトが発生した場合ともいう）に、上記今回のデコードステージではロードデータ使用命令を破棄して、その命令の解読及び実行を本来行うはずの命令処理サイクルにて、実質的な処理を行わないようにすると共に、次のフェッチステージの動作（即ち、命令レジスタ内へ新たな２命令を読み込む動作）を１回休止して、命令レジスタ内のロードデータ使用命令を含む２命令が変更されないようにしている。そして、基本クロックの１周期分をおいてから、上記破棄したロードデータ使用命令を再度解読して実行するようにしている。
【００２４】このため、本発明の情報処理装置では、オペランドコンフリクトが発生した場合に、フェッチステージの動作が１回休止されて、命令レジスタ内にロードデータ使用命令が保存され、そのロードデータ使用命令は、該命令の解読及び実行を本来行うはずであった命令処理サイクルからフェッチステージの実行周期である基本クロックの２周期分だけ後の命令処理サイクルにて、解読及び実行されることとなる。
【００２５】例えば、図６に示すように、命令処理サイクルＣ１０のＤＥＣステージ（ｔ3〜ｔ4 ）でロード命令が解読され、次の命令処理サイクルＣ１１のＤＥＣステージ（ｔ4 〜ｔ5 ）でロードデータ使用命令が解読された場合には、その命令処理サイクルＣ１１にて、ロードデータ使用命令が破棄されて実質的な処理が行われず、また、命令処理サイクルＣ１２のＩＦステージの動作が休止されて、時刻ｔ3 〜時刻ｔ7 までの間、命令レジスタ内の２命令が変更されなくなる。そして、命令処理サイクルＣ１１から基本クロックの２周期分だけ後の命令処理サイクルＣ１３にて、命令レジスタ内のロードデータ使用命令が解読及び実行され、その後は、通常の流れでパイプライン処理が行われることとなる。そして特に、この場合、ロードデータ使用命令に応じた演算を行う命令処理サイクルＣ１３のＥＸＥステージの動作は、ロード命令を実行する命令処理サイクルＣ１０のＭＡステージ及びＷＢステージの後に行われるため、オペランドコンフリクトが発生しても正常な演算結果が得られる。
【００２６】また、図７に示すように、命令処理サイクルＣ２１のＤＥＣステージ（ｔ24〜ｔ25）でロード命令が解読され、次の命令処理サイクルＣ２２のＤＥＣステージ（ｔ25〜ｔ26）でロードデータ使用命令が解読された場合には、その命令処理サイクルＣ２２にて、ロードデータ使用命令が破棄されて実質的な処理が行われず、また、命令処理サイクルＣ２４のＩＦステージの動作が休止されて、時刻ｔ25〜時刻ｔ29までの間、命令レジスタ内の２命令が変更されなくなる。そして、命令処理サイクルＣ２２から基本クロックの２周期分だけ後の命令処理サイクルＣ２４にて、命令レジスタ内のロードデータ使用命令が解読及び実行され、その後は、通常の流れでパイプライン処理が行われることとなる。そして特に、この場合、ロードデータ使用命令に応じた演算を行う命令処理サイクルＣ２４のＥＸＥステージの動作は、ロード命令を実行する命令処理サイクルＣ２１のＭＡステージ及びＷＢステージの後に行われるため、オペランドコンフリクトが発生しても正常な演算結果が得られる。
【００２７】このように本発明の情報処理装置によれば、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避することができるようになる。ところで、本発明の情報処理装置において、請求項２に記載のように、オペランドコンフリクトが発生した場合に、更に、フェッチステージ（ＩＦ）で読み込むべき命令のアドレスを基本クロック（ＣＫ１）の１周期毎にカウントするプログラムカウンタ（３６）の値を、基本クロック（ＣＫ１）が次に発生したタイミングで、１つ前の値に戻すように構成すれば、より確実である。
【００２８】つまり、通常この種の情報処理装置では、プログラムカウンタ（３６）が基本クロック（ＣＫ１）に同期してカウントするアドレスの値がアドレスバス（２）へ出力され、そのアドレスに対応するメモリ（３）内の命令をデータバス（１）を介して命令レジスタ（２０ａ）内に読み込むことによりＩＦステージの動作が行われる。
【００２９】そして、本発明の情報処理装置では、オペランドコンフリクトが発生した場合に、ロードデータ使用命令の解読及び実行を本来行うはずの命令処理サイクルから基本クロック（ＣＫ１）の２周期分だけ後の命令処理サイクルで、そのロードデータ使用命令を実際に解読して実行するようにしているため、ロードデータ使用命令を実際に解読して実行する命令処理サイクルのＤＥＣステージのタイミングにて、プログラムカウンタ（３６）の値が２つ余分に進んでしまうこととなる。
【００３０】そこで、請求項２に記載のように、オペランドコンフリクトが発生した場合に、プログラムカウンタ（３６）の値を、基本クロック（ＣＫ１）が次に発生したタイミング（前述した図６の例では時刻ｔ5 であり、図７の例では時刻ｔ26）で１つ前の値に戻すようにすれば、ロードデータ使用命令を実際に解読して実行する命令処理サイクルのＤＥＣステージでのプログラムカウンタ（３６）の値が、ロードデータ使用命令を最初に解読した命令処理サイクルのＤＥＣステージでのプログラムカウンタ（３６）の値と一致することとなり、パイプライン処理の流れが異常になってしまうのを確実に防ぐことができるのである。
【００３１】一方、本発明の２語フェッチ式のパイプライン処理方法は、前回のデコードステージで解読した命令が、メモリからデータを読み込むロード命令であり、且つ、今回のデコードステージで解読した命令が、前記ロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合（オペランドコンフリクトが発生した場合）に、そのロードデータ使用命令を破棄すると共に、次のフェッチステージの動作を１回休止し、更に、前記基本クロックの１周期分をおいて、前記破棄したロードデータ使用命令を解読して実行することにより、実施することができる。
【００３２】そして、ＣＰＵ等の情報処理装置が本発明の２語フェッチ式のパイプライン処理方法を実施すれば、前述したように、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避することができるようになる。
【００３３】
【発明の実施の形態】以下、本発明が適用された実施形態の情報処理装置としてのＣＰＵ１０について、図１〜図７を用いて説明する。尚、図１〜図７において、前述の図８〜図１１と同じものについては、同一の符号を付しているため詳細な説明は省略する。
【００３４】まず、本実施形態のＣＰＵ１０も、基本的に図９に示した２語フェッチ式のパイプライン処理を行ってプログラムを実行するものであり、図１に示すように、データバス１とアドレスバス２を介して、実行対象のプログラムを記憶したメモリ（例えばＲＯＭ）３に接続され、また、データバス４とアドレスバス５を介して、データ格納用のメモリ（例えばＲＡＭ）６に接続される。そして、ＣＰＵ１０には、リセット信号線１２を介して初期化用のリセット信号ＲＳが与えられ、また、クロック信号線１４を介して動作用の基本クロックとしてのシステムクロックＣＫ１が入力される。
【００３５】尚、前述したように、メモリ３には、ＣＰＵ１０が１回のアクセスで２つの命令を同時に読み込むことができるようにするため、その１アドレス当りに、偶数アドレスの命令とそれに続く奇数アドレスの命令とが１組にされて格納されている（図８参照）。つまり、メモリ３のデータ線及びデータバス１のバス幅が、命令語長（１命令のビット長）の２倍になっている。
【００３６】次に、本実施形態のＣＰＵ１０は、図２に示すように、パイプライン処理のための制御を行うデコーダ１６と、データやアドレス等の演算を行うデータパス１８とから構成されている。そして、デコーダ１６は、ＩＦステージにてメモリ３からデータバス１を介して命令を読み込む命令レジスタユニット２０と、ＤＥＣステージにて命令を解読する命令解読部２２と、図４に示す如くシステムクロックＣＫ１が２回発生する毎にフェッチクロックＣＫ２を生成して、そのフェッチクロックＣＫ２を命令レジスタユニット２０へ出力すると共に、後述するように命令解読部２２からコンフリクト信号ＣＳが出力された場合に、次のフェッチクロックＣＫ２の出力を１回停止するフェッチクロック制御部２４と、演算結果がオーバーフローしたとか０であるといったプロセッサステータスを保持して、その保持内容を表すプロセッサステータス信号ＰＳＳを命令解読部２２に出力するプロセッサステータスレジスタ（以下、ＰＳＲという）２５とを備えている。
【００３７】一方、データパス１８は、ＭＡステージにてメモリ６からデータバス４を介してデータを読み込んだり、メモリ６に書き込むべきデータをデータバス４へ出力するロードストアユニット３０と、ＥＸＥステージにて命令の内容に応じた演算を行う実行ユニット３２と、複数の内部レジスタｒ０，ｒ１，ｒ２，…（図示省略）を内蔵したレジスタファイルユニット３４と、メモリ３からＩＦステージで読み込むべき命令のアドレスを格納及びカウントするプログラムカウンタ３６と、ＭＡステージにてアドレスバス５へアドレスを出力するアドレスユニット３８とを備えている。
【００３８】ここで、デコーダ１６内の命令レジスタユニット２０は、図３に示すように、フェッチクロック制御部２４から出力されるフェッチクロックＣＫ２の立ち上がりタイミングで、データバス１上のデータ（即ち、２つの命令）を格納する命令レジスタ２０ａと、後述するように命令解読部２２からシステムクロックＣＫ１に同期して出力される命令セレクト信号ＳＬＳに従って、命令レジスタ２０ａ内の上位命令（本実施形態では、偶数アドレスの命令）と下位命令（本実施形態では、奇数アドレスの命令）を交互に命令バス２６へ出力する命令セレクタ２０ｂと、から構成されている。尚、命令レジスタ２０ａのビット長は、命令語長の２倍に設定されている。
【００３９】そして、命令解読部２２は、図４に示す如く、システムクロックＣＫ１が立ち上がる毎に、上記命令セレクタ２０ｂへの命令セレクト信号ＳＬＳの論理値を、上位命令を命令バス２６へ出力させるための「０」と、下位命令を命令バス２６へ出力させるための「１」とに、交互に切り替えて出力する。
【００４０】そして更に、命令解読部２２は、システムクロックＣＫ１に同期して、上記命令バス２６の命令を１つずつ解読し、その解読した命令の内容に応じて、データパス１８内の各部を制御するための制御信号を制御バス２８へ出力する。よって、通常時には、図４に示すように、システムクロックＣＫ１が２回発生してフェッチクロックＣＫ２が立ち上がる毎に、命令レジスタユニット２０の命令レジスタ２０ａ内へメモリ３からの上位命令と下位命令とが同時に読み込まれると共に、システムクロックＣＫ１が立ち上がる毎に、命令レジスタ２０ａ内の上位命令と下位命令とが交互に命令バス２６へ出力されて、その命令の各々が、１システムクロックＣＫ１（システムクロックＣＫ１の１周期）毎に、命令解読部２２によって解読されることとなる。
【００４１】ここで特に、命令解読部２２は、前回解読した命令が、メモリ６からデータを読み込むロード命令であり、且つ、今回解読した命令が、そのロード命令の実行により読み込まれるデータを使用するロードデータ使用命令であった場合に、オペランドコンフリクトが発生したと判断する。
【００４２】そして、命令解読部２２は、オペランドコンフリクトが発生したと判断すると、今回解読したロードデータ使用命令を破棄すると共に、フェッチクロック制御部２４へコンフリクト信号ＣＳを出力し、更に、プログラムカウンタ３６へ、制御バス２８を介して、そのカウント値を１つ前の値に戻すための変更指令出力する。そして、その後、命令解読部２２は、次のシステムクロックＣＫ１のタイミングで命令バス２６から取得する命令も破棄し、その次のシステムクロックＣＫ１のタイミングで命令バス２６から取得する命令から解読を再開する。尚、命令解読部２２が命令を破棄すると、処理に影響を及ぼさないＮＯＰ命令を解読したのと同じ状態になる。
【００４３】一方、データパス１８内のロードストアユニット３０は、システムクロックＣＫ１に同期し、且つ、命令解読部２２からの制御バス２８の制御信号に従って、レジスタファイルユニット３４からの出力データ（即ち、レジスタ値）Ｒｍをデータバス４へ出力したり、或いは、データバス４から入力したデータをデータパス１８内のＷＢ（ライトバック）バス４０へ出力する。
【００４４】そして、実行ユニット３２は、システムクロックＣＫ１に同期し、且つ、制御バス２８からの制御信号に従って、レジスタファイルユニット３４からの２つの出力データＲｍ，Ｒｎに対し演算を行い、その演算結果をＷＢバス４０へ出力する。
【００４５】尚、実行ユニット３２は、命令解読部２２で解読された命令の内容に応じた演算を行う。例えば、命令解読部２２で解読された命令がメモリ６をアクセスする命令であれば、実行ユニット３２はアクセスすべき（即ち、データの読み書きを行うべき）メモリ６のアドレスを演算することとなり、また、命令解読部２２で解読された命令が論理積や論理和等を行う命令であれば、実行ユニット３２はその命令に応じた論理演算を行うこととなる。また例えば、命令解読部２２で解読された命令が分岐命令であれば、実行ユニット３２は分岐先の命令のアドレスを演算することとなる。
【００４６】また、レジスタファイルユニット３４は、システムクロックＣＫ１に同期し、且つ、制御バス２８からの制御信号に従って、ＷＢバス４０のデータを内部のレジスタ（内部レジスタ）に格納したり、或いは、その格納したデータを上記出力データＲｍ，Ｒｎとして実行ユニット３２やロードストアユニット３０へ出力する。
【００４７】そして、プログラムカウンタ３６は、システムクロックＣＫ１に同期し、且つ、制御バス２８からの制御信号に従って、ＷＢバス４０のデータを格納したりカウントアップし、そのデータを、データパス１８内のプログラムバス４２を介してアドレスバス２へ出力する。
【００４８】ここで、プログラムカウンタ３６は、図５に示すように、入力されるデータをシステムクロックＣＫ１の立ち上がりタイミングで保持すると共に、その保持したデータをプログラムバス４２へ出力する第１レジスタ３６ａと、この第１レジスタ３６ａの出力データをシステムクロックＣＫ１の立ち上がりタイミングで保持すると共に、その保持したデータを出力する第２レジスタ３６ｂと、第１レジスタ３６ａの出力データを１インクリメントして、その１インクリメント後のデータを出力する＋１加算器３６ｃと、制御バス２８からの制御信号に従って、第２レジスタ３６ｂの出力データ，＋１加算器３６ｃの出力データ，及びＷＢバス４０のデータのうちの何れか１つを、第１レジスタ３６ａに入力させるＰＣセレクタ３６ｄと、から構成されている。
【００４９】このようなプログラムカウンタ３６において、通常は、ＰＣセレクタ３６ｄが、制御バス２８からの制御信号に従い、＋１加算器３６ｃの出力データを第１レジスタ３６ａに入力させる。よって、第１レジスタ３６ａの出力データは、システムクロックＣＫ１が立ち上がる毎に１つずつカウントアップされる。
【００５０】そして、その第１レジスタ３６ａの出力データが、メモリ３から命令を読み込むためのアドレスとして、プログラムバス４２を介しアドレスバス２へ出力される。但し、プログラムバス４２へは、第１レジスタ３６ａのデータの各ビットのうち、最下位ビット以外のビットが出力されるようになっている。このため、当該プログラムカウンタ３６（詳しくは第１レジスタ３６ａ）からアドレスバス２へ出力されるデータであって、メモリ３から命令を読み込むためのアドレスは、２システムクロックＣＫ１（システムクロックＣＫ１の２周期）毎に更新されることとなる。
【００５１】また、第１レジスタ３６ａと第２レジスタ３６ｂは、シフトレジスタの形態を成しているため、第２レジスタ３６ｂには、第１レジスタ３６ａの前回の出力データが保持されることとなる。一方、命令解読部２２が制御バス２８へ前述の変更指令を出力すると、ＰＣセレクタ３６ｄは、第２レジスタ３６ｂの出力データを第１レジスタ３６ａに入力させる。すると、当該プログラムカウンタ３６のカウント値である第１レジスタ３６ａのデータは、次のシステムクロックＣＫ１の立ち上がりタイミングで、１つ前の値に戻ることとなる。
【００５２】また、命令解読部２２が分岐命令を解読して、その分岐先の命令のアドレスを実行ユニット３２が演算した場合には、ＰＣセレクタ３６ｄが、制御バス２８からの制御信号に従い、ＷＢバス４０のデータ（即ち、分岐先の命令のアドレス）を第１レジスタ３６ａに入力させることとなる。
【００５３】一方、データパス１８内のアドレスユニット３８は、システムクロックＣＫ１に同期して、ＷＢバス４０のデータをラッチし、そのラッチしたデータをアドレスバス５へアドレスとして出力する。また、デコーダ１６内のＰＳＲ２５は、システムクロックＣＫ１に同期し、且つ、制御バス２８からの制御信号に従って、ＷＢバス４０のデータを基にプロセッサステータスを保持し、前述したプロセッサステータス信号ＰＳＳを命令解読部２２に出力する。
【００５４】以上のような本実施形態のＣＰＵ１０においては、前述したように、通常は、２システムクロックＣＫ１毎に、プログラムカウンタ３６（詳しくは第１レジスタ３６ａ）からアドレスバス２へ、メモリ３から命令を読み込むための新たなアドレスが出力される。
【００５５】すると、そのアドレスバス２上のアドレスに応答して、メモリ３がデータバス１へ偶数アドレスの命令と奇数アドレスの命令との２つの命令を出力することとなり（図８参照）、その２つの命令が、２システムクロックＣＫ１毎のフェッチクロックＣＫ２の立ち上がりタイミングで、命令レジスタユニット２０の命令レジスタ２０ａに同時に格納される。そして、このような２システムクロックＣＫ１毎の動作によって、ＩＦステージの動作が実現される。
【００５６】一方、デコーダ１６においては、命令解読部２２が、命令レジスタ２０ａ内の２つの命令を、１システムクロックＣＫ１毎に、偶数アドレスの命令と奇数アドレスの命令の順に解読し、これによってＤＥＣステージの動作が実現される。そして、データパス１８においては、１システムクロックＣＫ１毎に、実行ユニット３２が、命令解読部２２で解読された命令の内容に応じた演算を行い、これによってＥＸＥステージの動作が実現される。
【００５７】また、このＥＸＥステージでの実行ユニット３２による演算結果が、データパス１８のロードストアユニット３０，レジスタファイルユニット３４，及びアドレスユニット３８で処理されることにより、ＭＡステージやＷＢステージの動作が実現される。
【００５８】例えば、命令解読部２２で解読された命令が、メモリ６からデータを読み込むロード命令であり、実行ユニット３２が、アクセスすべきメモリ６のアドレスを演算してＷＢバス４０に出力すると、そのＷＢバス４０のデータがアドレスユニット３８によりアドレスバス５へ出力されると共に、そのアドレスバス５上のアドレスに応答してメモリ６からデータバス４へ出力されるデータが、ロードストアユニット３０内に読み込まれることにより、ＭＡステージの動作が実現される。そして、ロードストアユニット３０内に読み込まれたデータを、レジスタファイルユニット３４が、ＷＢバス４０を介して内部レジスタに格納することにより、ＷＢステージの動作が実現される。
【００５９】そして、本実施形態のＣＰＵ１０では、デコーダ１６とデータパス１８の各部が上記のように動作することにより、基本的には、従来のＣＰＵ１００と同様に、図９に示した流れのパイプライン処理を行うが、前述した図１０，図１１のようにオペランドコンフリクトが発生した場合には、パイプライン処理の流れが図６，図７のようになる。尚、図６及び図７において、ｔ1 〜ｔ11とｔ21〜ｔ31とで示す各時刻は、システムクロックＣＫ１の立ち上がりタイミングであり、その各時刻の間隔は、システムクロックＣＫ１の１周期分である。
【００６０】そこで以下、オペランドコンフリクトが発生した場合のＣＰＵ１０の動作について、図６と図７との各々を用い説明する。まず、図６は、図１０の場合と同様に、命令処理サイクルＣ１０のＤＥＣステージ（ｔ3 〜ｔ4 ）で、内部レジスタｒ０の値が示すメモリ６のアドレスからデータをロードして内部レジスタｒ１に格納するロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を解読し、且つ、次の命令処理サイクルＣ１１のＤＥＣステージ（ｔ4 〜ｔ5 ）で、内部レジスタｒ１の値と内部レジスタｒ２の値とを足し算するロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読した場合を表している。つまり、図６は、命令処理サイクルＣ１０のＩＦステージで命令レジスタ２０ａ内に読み込んだ２命令のうちの偶数アドレスの命令（図６における命令０）が、ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］であり、命令処理サイクルＣ１０のＩＦステージで命令レジスタ２０ａ内に読み込んだ２命令のうちの奇数アドレスの命令（図６における命令１）が、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］であった場合を表している。
【００６１】この図６の場合、命令解読部２２が、命令処理サイクルＣ１１のＤＥＣステージ（ｔ4 〜ｔ5 ）にて、オペランドコンフリクトが発生したと判断し、前述したように下記の■〜■の動作を行う。
■：今回解読したロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を破棄する。尚、命令の破棄とは、制御バス２８により、ＰＳＲ２５，レジスタファイルユニット３４，及びメモリ６への書き込みを禁止することを意味しており、命令解読部２２が命令を破棄すると、ＮＯＰ命令を解読したのと同じ状態になる。
【００６２】■：フェッチクロック制御部２４へコンフリクト信号ＣＳを出力する。
■：プログラムカウンタ３６へ、制御バス２８を介して、そのカウント値を１つ前の値に戻すための変更指令を出力する。すると、上記■の動作により、命令処理サイクルＣ１１のＤＥＣステージ以降の各ステージでは、「−」印で示すように実質的な処理が行われなくなる。
【００６３】また、上記■の動作により、フェッチクロック制御部２４が次のフェッチクロックＣＫ２の出力を１回停止するため、本来ならば時刻ｔ5 で命令レジスタユニット２０へ出力されるはずのフェッチクロックＣＫ２が出力されなくなる。その結果、次のＩＦステージ（この場合には、命令処理サイクルＣ１２のＩＦステージ）の動作が休止されて、時刻ｔ3 〜時刻ｔ7 までの間、命令レジスタ２０ａ内には、命令処理サイクルＣ１０のＩＦステージで読み込んだロード命令（命令０）［ｌｏａｄ ＠ｒ０，ｒ１］とロードデータ使用命令（命令１）［ａｄｄ ｒ１，ｒ２］との２命令が保存されたままになる。
【００６４】また更に、上記■の動作により、前述したように、プログラムカウンタ３６の値としての第１レジスタ３６ａの値が、次のシステムクロックＣＫ１の立ち上がりタイミング（この場合には、時刻ｔ5 ）で、１つ前の値に戻ることとなる。尚、図６の例では、時刻ｔ1 にて、第１レジスタ３６ａの値が「PC」となっており、第２レジスタ３６ｂの値が「PC」よりも１だけ小さい「PC-1」となっている。そして、この場合、システムクロックＣＫ１が立ち上がる毎に、第１レジスタ３６ａの値は「PC+1」，「PC+2」，「PC+3」とカウントアップされ、また、第２レジスタ３６ｂの値は「PC」，「PC+1」，「PC+2」とカウントアップされるが、命令処理サイクルＣ１１のＤＥＣステージ（ｔ4 〜ｔ5 ）で、命令解読部２２からプログラムカウンタ３６へ上記変更指令が出力されると、時刻ｔ5 にて、第１レジスタ３６ａに直前の第２レジスタ３６ｂの値（「PC+2」）が格納され、その結果、第１レジスタ３６ａの値は、時刻ｔ5 にて、それまでの「PC+3」から１つ前の値である「PC+2」に戻ることとなる。
【００６５】その後、命令解読部２２は、次の命令処理サイクルＣ１２のＤＥＣステージ（ｔ5 〜ｔ6 ）においても、命令バス２６から取得する命令を破棄する。よって、命令処理サイクルＣ１２のＤＥＣステージ以降の各ステージにおいても、「−」印で示すように実質的な処理が行われなくなる。
【００６６】そして、命令解読部２２は、次の命令処理サイクルＣ１３のＤＥＣステージ（ｔ6 〜ｔ7 ）にて、命令バス２６から取得する命令を解読し、以後は、通常の動作に戻る。ここで、命令処理サイクルＣ１３のＤＥＣステージで解読される命令は、フェッチクロックＣＫ２の停止に伴い命令レジスタ２０ａ内に保存されている２命令のうちの奇数アドレスの命令であって、命令処理サイクルＣ１１のＤＥＣステージで破棄されたロードデータ使用命令（命令１）［ａｄｄ ｒ１，ｒ２］である。
【００６７】このため、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］は、その命令の解読及び実行を本来行うはずであった命令処理サイクルＣ１１からＩＦステージの実行周期である２システムクロックＣＫ１分だけ後の命令処理サイクルＣ１３にて、解読及び実行されることとなる。
【００６８】そして、この場合、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］に応じた演算（足し算）を行う命令処理サイクルＣ１３のＥＸＥステージ（ｔ7 〜ｔ8 ）の動作は、ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を実行する命令処理サイクルＣ１０のＭＡステージ（ｔ5 〜ｔ6 ）及びＷＢステージ（ｔ6 〜ｔ7 ）の後に行われるため、オペランドコンフリクトが発生しても正常な演算結果が得られる。
【００６９】また、命令解読部２２によりオペランドコンフリクトが発生したと判断されると、プログラムカウンタ３６の値としての第１レジスタ３６ａの値が、次のシステムクロックＣＫ１の立ち上がりタイミングで１つ前の値に戻されるため、図６に示すように、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を実際に解読して実行する命令処理サイクルＣ１３のＤＥＣステージでの第１レジスタ３６ａの値（「PC+3」）と、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を最初に解読した命令処理サイクルＣ１１のＤＥＣステージでの第１レジスタ３６ａの値（「PC+3」）とが一致することとなり、プログラムカウンタ３６と命令との関係を正常な状態に保つことができる。
【００７０】そして、本実施形態のＣＰＵ１０では、上記一連の動作により、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避することができる。次に、図７は、図１１の場合と同様に、命令処理サイクルＣ２１のＤＥＣステージ（ｔ24〜ｔ25）で、ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を解読し、且つ、次の命令処理サイクルＣ２２のＤＥＣステージ（ｔ25〜ｔ26）で、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を解読した場合を表している。つまり、図７は、命令処理サイクルＣ２０のＩＦステージで命令レジスタ２０ａ内に読み込んだ２命令のうちの奇数アドレスの命令（図７における命令１）が、ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］であり、命令処理サイクルＣ２２のＩＦステージで命令レジスタ２０ａ内に読み込んだ２命令のうちの偶数アドレスの命令（図７における命令２）が、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］であった場合を表している。
【００７１】この図７の場合、命令解読部２２が、命令処理サイクルＣ２２のＤＥＣステージ（ｔ25〜ｔ26）にて、オペランドコンフリクトが発生したと判断し、前述した■〜■の動作を行う。すると、上記■の動作により、命令処理サイクルＣ２２のＤＥＣステージ以降の各ステージでは、「−」印で示すように実質的な処理が行われなくなる。
【００７２】また、上記■の動作により、フェッチクロック制御部２４が次のフェッチクロックＣＫ２の出力を１回停止するため、本来ならば時刻ｔ27で命令レジスタユニット２０へ出力されるはずのフェッチクロックＣＫ２が出力されなくなる。その結果、次のＩＦステージ（この場合には、命令処理サイクルＣ２４のＩＦステージ）の動作が休止されて、時刻ｔ25〜時刻ｔ29までの間、命令レジスタ２０ａ内には、命令処理サイクルＣ２２のＩＦステージで読み込んだ偶数アドレスの命令であるロードデータ使用命令（命令２）［ａｄｄ ｒ１，ｒ２］と奇数アドレスの命令（命令３）との２命令が保存されたままになる。
【００７３】また更に、上記■の動作により、プログラムカウンタ３６の値としての第１レジスタ３６ａの値が、次のシステムクロックＣＫ１の立ち上がりタイミング（この場合には、時刻ｔ26）で、１つ前の値に戻ることとなる。尚、図７の例では、時刻ｔ26にて、第１レジスタ３６ａに直前の第２レジスタ３６ｂの値（「PC+3」）が格納され、その結果、第１レジスタ３６ａの値は、時刻ｔ26にて、それまでの「PC+4」から１つ前の値である「PC+3」に戻ることとなる。
【００７４】その後、命令解読部２２は、次の命令処理サイクルＣ２３のＤＥＣステージ（ｔ26〜ｔ27）においても、命令バス２６から取得する命令を破棄する。よって、命令処理サイクルＣ２３のＤＥＣステージ以降の各ステージにおいても、「−」印で示すように実質的な処理が行われなくなる。
【００７５】そして、命令解読部２２は、次の命令処理サイクルＣ２４のＤＥＣステージ（ｔ27〜ｔ28）にて、命令バス２６から取得する命令を解読し、以後は、通常の動作に戻る。ここで、命令処理サイクルＣ２４のＤＥＣステージで解読される命令は、フェッチクロックＣＫ２の停止に伴い命令レジスタ２０ａ内に保存されている２命令のうちの偶数アドレスの命令であって、命令処理サイクルＣ２２のＤＥＣステージで破棄されたロードデータ使用命令（命令２）［ａｄｄ ｒ１，ｒ２］である。
【００７６】このため、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］は、その命令の解読及び実行を本来行うはずであった命令処理サイクルＣ２２からＩＦステージの実行周期である２システムクロックＣＫ１分だけ後の命令処理サイクルＣ２４にて、解読及び実行されることとなる。
【００７７】そして、この場合、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］に応じた演算（足し算）を行う命令処理サイクルＣ２４のＥＸＥステージ（ｔ28〜ｔ29）の動作は、ロード命令［ｌｏａｄ ＠ｒ０，ｒ１］を実行する命令処理サイクルＣ２１のＭＡステージ（ｔ26〜ｔ27）及びＷＢステージ（ｔ27〜ｔ28）の後に行われるため、オペランドコンフリクトが発生しても正常な演算結果が得られる。
【００７８】また、命令解読部２２によりオペランドコンフリクトが発生したと判断されると、プログラムカウンタ３６の値としての第１レジスタ３６ａの値が、次のシステムクロックＣＫ１の立ち上がりタイミングで１つ前の値に戻されるため、図７に示すように、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を実際に解読して実行する命令処理サイクルＣ２４のＤＥＣステージでの第１レジスタ３６ａの値（「PC+4」）と、ロードデータ使用命令［ａｄｄ ｒ１，ｒ２］を最初に解読した命令処理サイクルＣ２２のＤＥＣステージでの第１レジスタ３６ａの値（「PC+4」）とが一致することとなり、プログラムカウンタ３６と命令との関係を正常な状態に保つことができる。
【００７９】そして、本実施形態のＣＰＵ１０では、上記一連の動作により、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避することができる。以上のように、本実施形態のＣＰＵ１０では、オペランドコンフリクトが発生したと判断すると、今回解読したロードデータ使用命令を破棄すると共に（図６におけるｔ4 〜ｔ5 又は図７におけるｔ25〜ｔ26）、次のフェッチステージの動作（図６におけるＣ１２のＩＦ又は図７におけるＣ２４のＩＦ）を１回休止し、更に、プログラムカウンタ３６の値を、システムクロックＣＫ１が次に立ち上がったタイミング（図６におけるｔ5 又は図７におけるｔ26）で１つ前の値に戻し、その後、システムクロックＣＫ１の１周期分をおいて、上記破棄したロードデータ使用命令を解読して実行するようにしている（図６におけるｔ6 〜ｔ10又は図７におけるｔ27〜ｔ31）。
【００８０】このため、オペランドコンフリクトが発生して正常な演算結果が得られなくなってしまうことを、パイプライン処理の流れを乱すことなく自動的に回避することができる。つまり、ロード命令の直後に、そのロード命令の実行によりメモリから読み込まれるデータを使用するロードデータ使用命令が発行された場合でも、正常な動作を維持することができ、汎用性の高いＣＰＵとなる。
【００８１】以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、種々の形態を採り得ることは言うまでもない。例えば、本発明は、図９に示したパイプライン処理を行うものに限らず、他の２語フェッチ式のパイプライン処理を行う情報処理装置に対しても、同様に適用することができる。
【出願人】 【識別番号】０００００４２６０
【氏名又は名称】株式会社デンソー
【出願日】 平成１０年（１９９８）５月２０日
【代理人】 【弁理士】
【氏名又は名称】足立 勉
【公開番号】 特開平１１−３２７９０２
【公開日】 平成１１年（１９９９）１１月３０日
【出願番号】 特願平１０−１３８８８３