| 【発明の名称】 |
制御回路 |
| 【発明者】 |
【氏名】ジーン ビー．ヒンターシャー
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| 【要約】 |
【課題】トランジスタの洩れ電流の防止【解決手段】 この発明はＩｏｆｆ試験の間、上側出力デバイス（ＭＵＯＰ）を制御する為にゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）を利用する。ゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）はそのドレインが上側出力デバイスのゲートに結合され、そのソースが回路の出力に結合される。Ｉｏｆｆ試験の間、ゲート分離Ｎチャンネル・デバイス（ＭＮＳ）が「オフ」であり、ＭＰＳゲート制御Ｎチャンネル・デバイス（ＭＮＧＣ）が「オフ」であり、ＭＰＳゲート制御Ｐチャンネル・デバイス（ＭＰＧＣ）が「オン」であって、ＭＰＧＣがゲート分離Ｐチャンネル・デバイス（ＭＰＳ）の動作の制御を受け持つようにする。
【解決手段】この発明はＩｏｆｆ試験の間、上側出力デバイス（ＭＵＯＰ）を制御する為にゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）を利用する。ゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）はそのドレインが上側出力デバイスのゲートに結合され、そのソースが回路の出力に結合される。Ｉｏｆｆ試験の間、ゲート分離Ｎチャンネル・デバイス（ＭＮＳ）が「オフ」であり、ＭＰＳゲート制御Ｎチャンネル・デバイス（ＭＮＧＣ）が「オフ」であり、ＭＰＳゲート制御Ｐチャンネル・デバイス（ＭＰＧＣ）が「オン」であって、ＭＰＧＣがゲート分離Ｐチャンネル・デバイス（ＭＰＳ）の動作の制御を受け持つようにする。 |
【特許請求の範囲】
【請求項１】 上側及び下側出力回路、及びＩｏｆｆ試験の間、上側出力回路を通る電流を防止する出力端子を持つ出力回路に使う制御回路に於いて、ソース、ドレイン及びゲートを持つＰチャンネルＣＭＯＳデバイスと、前記ＰチャンネルＣＭＯＳデバイスのドレイン及び上側出力回路のゲートの間の第１の回路接続部と、前記ＰチャンネルＣＭＯＳデバイスのソース及び前記出力端子の間の第２の接続部と、前記Ｐチャンネル・デバイスのゲート及び電源電圧の間の接続部とを有し、電源電圧をゼロ・ボルトに設定して前記出力回路に入力／出力する時のＩｏｆｆ試験の間、前記上側出力デバイスを通る電流の流れを前記ＰチャンネルＣＭＯＳデバイスが防止する制御回路。
【請求項２】 上側及び下側出力回路、及びＩｏｆｆ試験の間、上側出力回路を通る電流を防止する出力端子を持つ出力回路に使う制御回路に於いて、前記上側及び下側出力デバイスを駆動する上側及び下側前置駆動器と、ソース、ドレイン及びゲートを持つＰチャンネルＣＭＯＳデバイスと、前記ＰチャンネルＣＭＯＳデバイスのドレイン及び上側出力回路のゲートの間の第１の回路接続部と、前記ＰチャンネルＣＭＯＳデバイスのソース及び前記出力端子の間の第２の接続部と、前記Ｐチャンネル・デバイスのゲート及び電源電圧の間の接続部とを有し、前記ＰチャンネルＣＭＯＳデバイスは、電源電圧をゼロ・ボルトに設定した出力回路に対して入力／出力する時のＩｏｆｆ試験の間、上側出力デバイスを通る電流の流れを防止する制御回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は集積回路、更に具体的に言えば、Ｉｏｆｆ試験の間、出力デバイスに電流が流れるのを防止する回路に関する。ここでＩｏｆｆは、電源電圧Ｖｃｃ＝０Ｖで、強制的に入力又は出力を所定の直流電圧にする時のトランジスタに対する又は該トランジスタからの最大洩れ電流である。
【０００２】
【従来の技術及び課題】従来の回路では、Ｉｏｆｆ電流と呼ばれる洩れ電流を防止する為に、出力プルアップ通路にショットキー・ダイオードが使われている。Ｉｏｆｆ電流は、電源電圧Ｖｃｃ＝０Ｖである時に、入力又は出力を強制的に所定の直流電圧にする時の入力又は出力トランジスタへの又はそれからの洩れ電流である。ショットキー・ダイオードを使うと、出力プルアップ通路内のダイオードによって、電圧降下Ｖｄが発生される。
【０００３】
【課題を解決する為の手段及び作用】この発明は、Ｉｏｆｆ試験の間の上側出力デバイス（ＭＵＯＰ）を制御する為にゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）を利用する。ゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）はそのドレインが上側出力デバイスのゲートに結合され、そのソースが回路の出力に接続される。Ｉｏｆｆ試験の間、ゲート分離Ｎチャンネル・デバイス（ＭＮＳ）が「オフ」であり、ＭＰＳゲート制御Ｎチャンネル・デバイス（ＭＮＧＣ）が「オフ」であり、ＭＰＳゲート制御Ｐチャンネル・デバイス（ＭＰＧＣ）が「オン」であり、ＭＰＧＣにゲート分離Ｐチャンネル・デバイス（ＭＰＳ）の動作を制御させる。ＭＰＧＣのドレインがＭＰＳのゲートに結合され、そのソースが回路の出力に結合されているので、Ｉｏｆｆ試験の間、出力電圧がＭＰＤをターンオフする。これによって、ＵＯＰ前置駆動器からＵＯＰのゲートまでの開路が生じ、ゲート制御Ｐチャンネル・デバイス（ＭＰＣＴＬ）が上側出力デバイス（ＭＵＯＰ）の動作を制御する。ゲート制御Ｐチャンネル・デバイス（ＭＰＣＴＬ）のドレインが上側出力デバイス（ＭＵＯＰ）のゲートに結合され、そのソースが回路の出力に結合されているので、Ｉｏｆｆ試験の間、出力電圧が上側出力デバイス（ＭＵＯＰ）をターンオフする。これによって、出力ＯＵＴから上側出力デバイスＭＵＯＰを介してＶｃｃ＝ゼロ・ボルトに至る電流通路に開路が生ずる。Ｖｃｃが或る通常の値である時、ゲート分離Ｎチャンネル・デバイス（ＭＮＳ）が「オン」であり、ＭＰＳゲート制御Ｎチャンネル・デバイス（ＮＭＧＣ）が「オン」であって、ゲート分離Ｐチャンネル・デバイス（ＮＰＳ）をも「オン」にする。従って、ＭＰＳ及びＭＮＳはＭＵＯＰのゲートをＵＯＰ前置駆動器から分離しない。更に、ＭＰＳゲート制御Ｐチャンネル・デバイス（ＭＰＧＣ）が「オフ」であり、ＭＵＯＰゲート制御Ｐチャンネル・デバイス（ＭＰＣＴＬ）が「オフ」であり、回路は通常の出力回路として動作する。
【０００４】
【実施例】図１に示すＩｏｆｆＣＭＯＳ回路は、出力ＯＵＴから上側出力デバイスＭＵＯＰを介してＶｃｃ＝ゼロ・ボルトに至る電流通路にダイオードを使わずに、Ｉｏｆｆ試験の間、電流を防止する出力回路になるものである。回路の動作を以下説明する中で、全てのＮチャンネルバック・ゲートがＰ形基板に結合され、この基板がアースに結合されている。図１の回路の種々の構成部品を表す為に次に述べるような部品の記号が使われている。ＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２はＵＯＰ（上側出力デバイス）に対する前置駆動器である。ＭＮはＮ形ＣＭＯＳデバイスであり、ＭＰはＰ形ＣＭＯＳデバイスである。ＭＰ３、ＭＰ４、ＭＮ３及びＭＮ４はＬＯＰ（下側出力デバイス）に対する前置駆動器である。ＭＵＯＰは上側出力デバイスであり、ＭＬＯＰは下側出力デバイスである。ＭＰＣＴＬはゲート制御ＰチャンネルＣＭＯＳデバイスであり、ＭＰＳはゲート分離ＰチャンネルＣＭＯＳデバイスであり、ＭＮＳはゲート分離Ｎチャンネル・デバイスであり、ＭＰＧＣはデバイスＭＰＳに対するゲート制御ＰチャンネルＣＭＯＳデバイスであり、ＭＮＧＣはデバイスＭＰＳに対するゲート制御ＮチャンネルＣＭＯＳデバイスである。Ｄ１、Ｄ２、Ｄ３及びＤ４は電流阻止ダイオードである。次に図１に示したＩｏｆｆＣＭＯＳ回路の動作を説明する。Ｖｃｃが或る通常の値である時、ゲート分離Ｎチャンネル・デバイスＭＮＳが「オン」であり、ＭＰＳゲート制御Ｎチャンネル・デバイスＭＮＧＣが「オン」であって、ゲート分離Ｐチャンネル・デバイスＭＰＳをも「オン」にする。従って、ＭＰＳ及びＭＮＳはＭＵＯＰのゲートをＵＯＰ前置駆動器から分離しない。ゲート制御Ｐチャンネル・デバイスＭＰＣＴＬが「オフ」である時、ＭＰＳゲート制御Ｐチャンネル・デバイスＭＰＧＣが「オフ」であり、回路は通常の出力回路として動作する。Ｉｏｆｆ試験の間、Ｖｃｃ＝ゼロ・ボルトで、出力がゼロ・ボルトから所定の直流電圧まで傾斜する時、流れる電流が極く小さい（ピコアンペア）。このＩｏｆｆ試験の間、ゲート分離Ｎチャンネル・デバイスＭＮＳが「オフ」であり、ＭＰＳゲート制御Ｎチャンネル・デバイスＭＮＧＣが「オフ」であり、ＭＰＳゲート制御Ｐチャンネル・デバイスＭＰＧＣが「オン」であって、ＭＰＧＣがゲート分離Ｐチャンネル・デバイスＭＰＳの動作を制御するようにする。ＭＰＧＣのドレインがＭＰＳのゲートに結合され、そのソースが回路の出力に結合されているので、Ｉｏｆｆ試験の間、出力電圧がＭＰＳをターンオフする。これによってＵＯＰ前置駆動器からＵＯＰのゲートまでが開路になる。この為、ゲート制御Ｐチャンネル・デバイスＭＰＣＴＬが上側出力デバイスＭＵＯＰの動作を制御するようになる。
【０００５】ゲート制御Ｐチャンネル・デバイスＭＰＣＴＬのドレインが上側出力デバイスＭＵＯＰのゲートに結合され、そのソースが回路の出力に結合されているから、Ｉｏｆｆ試験の間、出力電圧が上側出力デバイスＭＵＯＰをターンオフする。これによって、出力ＯＵＴから上側出力デバイスＭＵＯＰを介してＶｃｃ＝ゼロ・ボルトまでの電流通路が開路になる。ＵＯＰをＵＯＰ前置駆動器からゲート分離する為には、ＭＰＳ及びＭＮＳの両方が必要であることに注意されたい。ＭＮＳだけを使ってＵＯＰをＵＯＰ前置駆動器から分離すると、節Ｓ１０がＶｃｃより電圧Ｖｔだけ低くなる。ＩＯＺ試験の間、節Ｓ１０はＵＯＰを完全に「ターンオフ」するのに適切な電圧を持たないことがあり、電流が流れて、ＩＯＺの仕様に合わなくなることがある。ＵＯＰをＵＯＰ前置駆動器から完全にゲート分離する為には、Ｉｏｆｆ試験の間、ＭＰＳを「ターンオフ」する為にＮＰＧＣ及びＭＮＧＣが必要である。ダイオードＤ１、Ｄ２、Ｄ３及びＤ４は電流阻止ダイオードである。これらの４つのダイオードは、Ｉｏｆｆ試験の間、ＭＵＯＰ、ＭＰＳ、ＭＰＧＣ及びＭＰＣＴＬの寄生Ｐモート‐Ｎ井戸ダイオードに流れる電流を阻止する。ＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２は、ＵＯＰに対する前置駆動器である。ＭＰ３、ＭＰ４、ＭＮ３及びＭＮ４はＬＯＰに対する前置駆動器である。図２は機能的な回路素子を示すブロック図である。ブロック１０は、ブロック１４内にある上側出力デバイス（ＭＵＯＰ）に対する前置駆動器である。ブロック１１はブロック１５内にある下側出力デバイス（ＭＬＯＰ）に対する前置駆動器である。ブロック１２は上側出力デバイス（ＭＵＯＰ）に対するゲート分離デバイスである。ブロック１４は、上側出力デバイスと上側出力デバイスに対するゲート制御デバイスを含む。図示のように、回路の出力が、上側及び下側出力デバイスのソース接点に接続されている。ゲート制御ＭＰＣＴＬ（ブロック１４）が出力（ＯＵＴ）と上側出力デバイスのゲートの間に接続されている。
【０００６】以上の説明に関し、更に以下の項目を開示する。
（１） 上側及び下側出力回路、及びＩｏｆｆ試験の間、上側出力回路を通る電流を防止する出力端子を持つ出力回路に使う制御回路に於いて、ソース、ドレイン及びゲートを持つＰチャンネルＣＭＯＳデバイスと、前記ＰチャンネルＣＭＯＳデバイスのドレイン及び上側出力回路のゲートの間の第１の回路接続部と、前記ＰチャンネルＣＭＯＳデバイスのソース及び前記出力端子の間の第２の接続部と、前記Ｐチャンネル・デバイスのゲート及び電源電圧の間の接続部とを有し、電源電圧をゼロ・ボルトに設定して前記出力回路に入力／出力する時のＩｏｆｆ試験の間、前記上側出力デバイスを通る電流の流れを前記ＰチャンネルＣＭＯＳデバイスが防止する制御回路。
（２） 第１項に記載の制御回路に於いて、前記上側及び下側出力回路に対する駆動回路を有する制御回路。
（３） 第１項に記載の制御回路に於いて、前記上側出力回路に対するゲート分離回路を有する制御回路。
（４） 第３項に記載の制御回路に於いて、前記ゲート分離回路に対するゲート制御回路を有する制御回路。
（５） 第１項に記載の制御回路に於いて、２つのゲート分離デバイス及び２つの前置駆動器を有し、前記ゲート分離デバイスが、Ｉｏｆｆ試験の間、前記前置駆動器を出力回路から分離する制御回路。
【０００７】（６） 上側及び下側出力回路、及びＩｏｆｆ試験の間、上側出力回路を通る電流を防止する出力端子を持つ出力回路に使う制御回路に於いて、前記上側及び下側出力デバイスを駆動する上側及び下側前置駆動器と、ソース、ドレイン及びゲートを持つＰチャンネルＣＭＯＳデバイスと、前記ＰチャンネルＣＭＯＳデバイスのドレイン及び上側出力回路のゲートの間の第１の回路接続部と、前記ＰチャンネルＣＭＯＳデバイスのソース及び前記出力端子の間の第２の接続部と、前記Ｐチャンネル・デバイスのゲート及び電源電圧の間の接続部とを有し、前記ＰチャンネルＣＭＯＳデバイスは、電源電圧をゼロ・ボルトに設定した出力回路に対して入力／出力する時のＩｏｆｆ試験の間、上側出力デバイスを通る電流の流れを防止する制御回路。
（７） 第６項に記載の制御回路に於いて、前記上側出力回路に対するゲート分離回路を含む制御回路。
（８） 第６項に記載の制御回路に於いて、前記ゲート分離回路に対するゲート制御回路を有する制御回路。
（９） 第６項に記載の制御回路に於いて、２つのゲート分離デバイス及び２つの前置駆動器を有し、前記ゲート分離デバイスは、Ｉｏｆｆ試験の間、前記前置駆動器を前記出力回路から分離する駆動回路。
（１０） この発明はＩｏｆｆ試験の間、上側出力デバイス（ＭＵＯＰ）を制御する為にゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）を利用する。ゲート制御ＰチャンネルＣＭＯＳデバイス（ＭＰＣＴＬ）はそのドレインが上側出力デバイスのゲートに結合され、そのソースが回路の出力に結合される。Ｉｏｆｆ試験の間、ゲート分離Ｎチャンネル・デバイス（ＭＮＳ）が「オフ」であり、ＭＰＳゲート制御Ｎチャンネル・デバイス（ＭＮＧＣ）が「オフ」であり、ＭＰＳゲート制御Ｐチャンネル・デバイス（ＭＰＧＣ）が「オン」であって、ＭＰＧＣがゲート分離Ｐチャンネル・デバイス（ＭＰＳ）の動作の制御を受け持つようにする。
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| 【出願人】 |
【識別番号】５９００００８７９
【氏名又は名称】テキサス インスツルメンツ インコーポレイテツド
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| 【出願日】 |
平成１０年（１９９８）１２月１７日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】浅村 皓 （外３名）
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| 【公開番号】 |
特開平１１−２７１４０５ |
| 【公開日】 |
平成１１年（１９９９）１０月８日 |
| 【出願番号】 |
特願平１０−３５９５７０ |
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