| 【発明の名称】 |
プログラムによって再構成可能な回路における自己試験方法および自己試験装置 |
| 【発明者】 |
【氏名】深澤 友雄
【氏名】小林 潔
【氏名】松広 一良
【氏名】武谷 健
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| 【要約】 |
【課題】再構成可能な部品内部における全配線部分のオープン、ショート、ブリッジ故障の全てに関して、故障検出率が高い試験を行うことができるプログラムによって再構成可能な回路における自己試験方法および自己試験装置を提供することを目的とするものである。
【解決手段】再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路において、上記再構成可能部品に、自己試験用回路と上記接続用部品とをプログラムし、上記プログラムされた上記自己試験用回路によって、上記各再構成可能部品と上記装置との故障を検出するものである。 |
【特許請求の範囲】
【請求項１】 再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路において、上記再構成可能部品に、自己試験用回路と上記接続用部品とをプログラムするプログラム段階と；上記プログラムされた上記自己試験用回路によって、上記各再構成可能部品と上記装置との故障を検出する故障検出段階と；を有することを特徴とするプログラムによって再構成可能な回路における自己試験方法。
【請求項２】 請求項１において、上記故障検出段階は、１つの試験パタン中に０の数と１の数とが同数含まれ、０と１とが種々に組み合わされた全ての試験パタンの中から、０から１への変化または１から０への変化が１回だけ生じる試験パタンを除いた試験パタンを要素とする集合であって、互いに異なる試験パタンの集合である試験パタン系列を発生する試験パタン系列発生段階と；上記発生された試験パタン系列を、試験対象の回路の各ピンに逐次的に印加する試験パタン系列印加段階と；上記試験パタン系列印加によって、全ての上記ピンの縮退故障と、プログラム可能な全ての配線のオープン故障、ショート故障と、プログラム可能な全ての２配線間のブリッジ故障とを検出する検出段階と；を有する段階であることを特徴とするプログラムによって再構成可能な回路における自己試験方法。
【請求項３】 再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路において、１つの試験パタン中に０の数と１の数とが同数含まれ、０と１とが種々に組み合わされた全ての試験パタンの中から、０から１への変化または１から０への変化が１回だけ生じる試験パタンを除いた試験パタンを要素とする集合であって、互いに異なる試験パタンの集合である試験パタン系列を発生する試験パタン系列発生手段と；上記各再構成可能部品と上記装置との故障を検出する期待値比較回路と；を有し、上記試験パタン系列発生手段と、上記期待値比較回路とを、上記再構成可能部品にプログラムすることを特徴とするプログラムによって再構成可能な回路における自己試験装置。
【請求項４】 再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路の自己試験方法において、１つの試験パタン中に０の数と１の数とが同数含まれ、０と１とが種々に組み合わされた全ての試験パタンの中から、０から１への変化または１から０への変化が１回だけ生じる試験パタンを除いた試験パタンを要素とする集合であって、互いに異なる試験パタンの集合である試験パタン系列中の試験パタンを生成する試験パタン生成器を、１つの再構成可能部品にプログラムし、他の再構成可能部品に、期待値比較器をプログラムする第１のプログラム段階と；上記試験パタン生成器が上記試験パタンを１つずつ順次プログラムする毎に、上記試験パタン生成器と上記期待値比較器とによる試験を実行する試験実行段階と；上記試験パタン系列中の全ての試験パタンをプログラムし終えたら、次の再構成可能部品を選択し、この選択された再構成可能部品について、上記第１のプログラム段階と上記試験実行段階とを実行し、これら再構成可能部品の選択と、上記第１のプログラム段階と、上記試験実行段階とを繰り返す繰り返し段階と；全ての再構成可能部品について上記試験実行段階が終了したら、上記試験パタン生成器と上記期待値比較器とを上記再構成可能部品にプログラムし直すプログラムし直し段階と；上記接続用部品について、上記第１のプログラム段階、上記試験実行段階、上記繰り返し段階、上記プログラムし直し段階と同様の段階を実行する段階と；を有し、装置上の全ての可能な配線のオープン、ショート、ブリッジ故障を試験するプログラムによって再構成可能な回路における自己試験方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、論理回路や配線がプログラマブルである再構成可能な回路についての製造試験、フィールドにおける試験において、特定の論理回路または実装試験機能とは独立した試験であり、系統的な試験パタン生成によって、低コストで故障検出率の高い試験を実現する方法および装置に関する。
【０００２】
【従来の技術】従来、大規模回路の設計検証に用いるエミュレータを実現する場合、または、仕様、機能変更に迅速かつ柔軟に対応する装置を実現する場合、論理回路や配線がプログラマブルである再構成可能部品を搭載した装置を利用することが効果的である。つまり、再構成可能部品を試験する場合、再構成可能部品内に試験回路をプログラムし、可変論理ブロック部分を試験する手法が、従来、提案されている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来例においては、部品内におけるプログラム可能な接続回路を含む、全配線部分における発生可能なオープン、ショート、ブリッジの全てを試験することができないという問題がある。
【０００４】再構成可能な回路を試験する場合、従来は、ＬＳＩテスタを使用し、実装前に部品単体を試験したり、ボードテスタを使用し、ボード上の実配線を試験したり、特定の論理回路または機能をプログラムした後に、機能試験を実行したりしている。
【０００５】上記従来の試験方法では、実装前の部品を試験することができ、プログラムされた回路が必要とする特定の回路要素について試験を実行することはできるが、しかし、装置全体としての故障検出率は充分であるとはいえない。
【０００６】したがって、上記従来例においては、再構成可能部品を再構成すると、故障が顕在化する可能性があり、また、プログラムされた回路における機能試験についての故障検出率が低いと、試験済みの回路構成であっても、再構成可能部品の運用中に故障が顕在化する可能性がある。
【０００７】また、上記従来例において、再構成可能部品の使用中における装置の試験に関して、プログラムされた回路に対する機能試験以外は、試験の方法が存在しないという問題がある。すなわち、再構成可能部品の運用後において、ＬＳＩテスタやボードテスタを用いた故障検出率の高い試験パタンを適用する試験を実行することは、極めて困難であり、不十分な故障検出率しか得られないという問題がある。
【０００８】本発明は、再構成可能な部品内部における全配線部分のオープン、ショート、ブリッジ故障の全てに関して、故障検出率が高い試験を行うことができるプログラムによって再構成可能な回路における自己試験方法および自己試験装置を提供することを目的とするものである。
【０００９】また、本発明は、再構成可能な部品を装置に実装した後、再構成可能部品の使用のためにプログラムされる回路とは独立に、装置全体の縮退故障と、接続のオープン、ショート、配線のブリッジ故障とについて、故障検出率の高い試験を行うことができるプログラムによって再構成可能な回路における自己試験方法および自己試験装置を提供することを目的とするものである。
【００１０】さらに、本発明は、再構成可能な回路の再構成可能部品の使用中に、ＬＳＩテスタや、ボードテスタ等の試験専用装置を用いることなく、故障検出率の高い試験を実行することができるプログラムによって再構成可能な回路における自己試験方法および自己試験装置を提供することを目的とするものである。
【００１１】また、本発明は、再構成可能な回路の再構成可能部品の使用後、異なる機能を再プログラムする前に、対象ボードとボードと装置とを含めた意味での回路について、故障検出率の高い試験を行うことができるプログラムによって再構成可能な回路における自己試験方法および自己試験装置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明は、再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路において、上記再構成可能部品に、自己試験用回路と上記接続用部品とをプログラムし、上記プログラムされた上記自己試験用回路によって、上記各再構成可能部品と上記装置との故障を検出するものである。
【００１３】
【発明の実施の形態および実施例】図１は、本発明において、試験対象となる再構成可能な回路１００ａの内部構成を示す図である。
【００１４】図２は、本発明の一実施例であるプログラムによって再構成可能な回路１００ａにおける自己試験装置１００を示す図である。
【００１５】自己試験装置１００は、再構成可能な部品に試験用回路をプログラムし、その後、上記プログラムされた試験用回路が他の再構成可能な部品を試験するものであり、つまり、自動的に自己試験を行うものである。
【００１６】プログラムによって再構成可能なボードまたは装置（以下の説明では、ボード、装置の両者を含めた意味として「回路」を使用する）における自己試験装置１００は、具体的には、図１に示す回路構成を有する回路（ボードまたは装置）における再構成可能な論理回路部品ＦＰＧＡi の１つであるＦＰＧＡm に、試験パタン生成器ＴＰＧをプログラムし、ＦＰＧＡi とは異なる再構成可能な論理回路部品ＦＰＧＡ1 〜ＦＰＧＡm-1 、ＦＰＧＡm+1 〜ＦＰＧＡn に、期待値比較回路ＣＭＰをプログラムし、そして、試験パタン生成器ＴＰＧと期待値比較回路ＣＭＰとによって、再構成可能な論理回路部品が自己試験を行うものである。
【００１７】また、自己試験装置１００は、再構成可能な接続用部品（再構成可能な接続用回路ＳＷi1〜ＳＷin）の制御ピンＣｉ１〜Ｃｉｎにも、試験用の接続パタンを順次プログラムし、その各接続パタン毎に、試験パタン生成器ＴＰＧと期待値比較回路ＣＭＰとによって、回路を自己試験するものである。
【００１８】上記実施例を、再構成可能部品単体に適用する場合、図１に示す再構成可能な論理回路部品ＦＰＧＡを使用し、再構成可能な接続用部品ＳＷとして、論理回路同士の接続回路を対応させることによって、上記と同様の自己試験を実現することができる。
【００１９】次に、上記実施例における試験パタンの生成方法について説明する。
【００２０】図３は、上記実施例の試験対象回路をモデル化したクロスバスイッチ回路ＳＷＸ（Ｎ，Ｍ）を示す図である。
【００２１】クロスバスイッチ回路ＳＷＸ（Ｎ，Ｍ）は、ピン数Ｎのクロスバ状のネットワークである。まず、長さ２Ｌビットの試験パタン集合Ｐ１を生成する方法について説明する。
【００２２】１つの試験パタンが、２Ｌビットで構成され、その構成ビットの半分（Ｌビット）が０であり、残りの半分（Ｌビット）が１である。そして、集合ＰＳ０（Ｌ）は、上記試験パタンの全てを要素とする試験パタン集合（試験パタン系列）であり、この試験パタン集合ＰＳ０（Ｌ）を入力する。
【００２３】試験パタン集合ＰＳ０（Ｌ）の要素の数は、２Ｌのビット列から、Ｌ個の位置を選択する組み合わせの数となるので、2LＣL 個である。
【００２４】次に、試験パタン集合ＰＳ０の中から、（０，…０，１、…、１），（１，…１，０、…、０）のように、１つの試験パタンを構成する２Ｌビットのうちで、０がＬ回連続する試験パタンと、１がＬ回連続する試験パタンとの２つの試験パタン（０から１への変化が１回のみ存在する試験パタンと、１から０への変化が１回のみ存在する試験パタンとの２つの試験パタン）を除いた試験パタン集合ＰＳ１を生成する。
【００２５】上記Ｌビットのそれぞれの値を決定する場合、試験パタン集合ＰＳ１の要素数をＰＮ（＝2LＣL −２）とし、ピンの数をＮとした場合、Ｎ≦ＰＮの条件を満たすように、Ｌの値を選ぶ。このように決定されたＬについて、ＰＮ通りの試験パタン列を生成し、図３に示すクロバスイッチ回路ＳＷＸ（Ｎ，Ｍ）の各入力ピンＸ１、…、ＸＮに、互いに異なる試験パタン列を与え、上記入力ピンＸ１、…、ＸＮに与えられた試験パタン列を、クロスバスイッチ回路ＳＷＸ（Ｎ，Ｍ）の故障検出試験パタンとする。
【００２６】たとえば、Ｌ＝２である場合、集合ＰＳ０（２）の要素数は、4 Ｃ2 ＝６であり、集合ＰＳ０（２）＝｛（０，０，１，１），（０，１，０，１），（０，１，１，０），（１，０，１，０），（１，１，０，０），（１，０，０，１），｝である。
【００２７】集合ＰＳ（２）は、集合ＰＳ０（２）から、（０，０，１，１）と（１，１，０，０）とを除くことによって、集合ＰＳ（２）＝｛（０，１，０，１），（０，１，１，０），（１，０，１，０），（１，０，０，１），｝である。
【００２８】集合ＰＳ（２）の各要素を異なるピンに与えることによって、端子数が４以下の接続用部品の試験を実行することができる。
【００２９】上記生成された試験パタン（故障検出用試験パタン）は、次の■〜■の条件を満たしている必要がある。
■ 各ピンに０と１とを、時系列的に入力する試験パタンであること。
■ 各ピンについて、０→１の変化を入力するものであるとともに、１→０の変化をも入力する試験パタンであること。
■ 上記ピンのうちの任意の２つのピンについて、（０，１）と（１，０）とを設定する。つまり、全てのピンから、任意の２つのピンＸｉ、Ｘｊを選択し、これら２つのピンＸｉ、Ｘｊに与えるパタンをＰｉ、Ｐｊとし、そのｋ番目の論理値をＶｉ（ｋ）、Ｖｊ（ｋ）とした場合、（Ｖｉ（ｋ），Ｖｊ（ｋ））＝（０，１）になる場合と、１≠ｋにおいて、（Ｖｉ（ｋ），Ｖｊ（ｋ））＝（１，０）になる場合が存在するパタン系列である。
【００３０】各試験パタン（故障検出用試験パタン）は１と０とを半数づつ含むように設定されているので、条件■が必ず満足される。また、上記のように、（０，…０，１、…、１），（１，…１，０、…、０）の２つの試験パタンが除外されているので、必ず条件■を満足する。
【００３１】また、任意の２つの試験パタン系列は必ず異なるようにしてあるので、任意の２端子Ｘｉ、Ｘｊ（ｉとｊとは等しくない）について、Ｘｉ＝０，Ｘｊ＝１になる試験パタンが試験パタン系列中に必ず存在する。
【００３２】端子Ｘｉに与える試験パタンと、Ｘｊに与える試験パタンは、条件■によって１の数と０の数とが同じなので、Ｘｉ＝０，Ｘｊ＝１という試験パタンがあれば、必ずＸｉ＝１，Ｘｊ＝０という試験パタンが系列中に存在する。したがって、条件■を満足する。
【００３３】つまり、端子Ｘｉに与えるパタン系列をＰｉ、端子Ｘｊに与えるパタン系列をＰｊとすると、パタン系列ＰｉとＰｊとは、試験パタン生成器ＴＰＧによって生成されるパタン系列であるので、次の３つの条件を満たす。
i)長さが２Ｌであるという条件、ii) Ｌ個の論理値は０、他のＬ個の論理値は１であるという条件、iii)パタン系列ＰｉとＰｊとは異なるという条件を満たす。
【００３４】パタン系列Ｐｉ、Ｐｊのｋ番目の論理値をそれぞれ、Ｖｉ（ｋ）、Ｖｊ（ｋ）（１≦ｋ≦２Ｌ）とする。（Ｖｉ（ｋ），Ｖｊ（ｋ））は、（１，０）、（０，０）、（１，１）、（０，１）のいずれかの値をとる。これらの数をそれぞれ、以下のように、Ａ、Ｂ、Ｃ、Ｄとする。
【００３５】
Ｖｉ Ｖｊ 要素数１ ０ Ａ＝ｎ≧１０ ０ Ｂ＝Ｌ−ｎ１ １ Ｃ＝Ｌ−ｎ０ １ Ｄ＝ｎ≧１上記条件iii)によって、少なくとも１個以上のＶｉ（ｋ）、Ｖｊ（ｋ）は異なる。つまり、Ｖｉ（ｋ）＝１、Ｖｊ（ｋ）＝０、または、Ｖｉ（ｋ）＝０、Ｖｊ（ｋ）＝１となるｋが１個以上存在する。そこで、Ｖｉ（ｋ）＝１、Ｖｊ（ｋ）＝０となるｋがｎ（ｎは１以上）個存在すると仮定する。
【００３６】すなわち、iV) Ａ＝ｎ≧１とする。ii) の仮定によってＰｊの０の数はＬであるので、V)Ａ＋Ｂ＝Ｌになる。また、同様に、Ｐｉの１の数はＬであるので、vi) Ａ＋Ｃ＝Ｌになる。また、同様に、Ｐｊの１の数はＬであるので、Vii)Ｃ＋Ｄ＝Ｌになる。
iv) とV)とから、Viii) Ｂ＝Ｌ−ｎになり、iv) とVi) とから、iX) Ｃ＝Ｌ・ｎになり、Vii)とiX) とから、X)Ｄ＝ｎになる。すなわち、Ｖｉ（ｋ）＝１、Ｖｊ（ｋ）＝０になることがあれば、Ｖｉ（ｋ’）＝０、Ｖｊ（ｋ’）＝１となることがあり、これらが同数である。
【００３７】ところで、条件■によって、全てのピンの縮退故障（理論値が０に固定されているか、１に固定されているかの故障）を検出することが可能である。
【００３８】また、条件■によって、オープン故障検出が可能である。さらに、未接続になるようにプログラムされた部分に対応する入力ピンの期待値として固定値を与えた合、条件■を満足する試験パタンを入力すると、ショート故障の検出も可能になる。
【００３９】論理回路のスイッチがＣＭＯＳで実現されているときに、片方のトランジスタが故障した場合等、１→０の動作、０→１の動作のいずれか一方の動作のみが特に不良になる場合もあるので、１→０の遷移と０→１の遷移との両方が必要である。
【００４０】条件■によって、任意の２端子におけるブリッジ故障の検出が可能になる。
【００４１】上記実施例による試験の対象回路は、再構成可能部品内および部品間のプログラマブルな接続スイッチ（再構成可能部品同士の間においてプログラマブルな接続スイッチ）であるので、上記クロスバスイッチ用の試験パタン生成における上記説明が一般性を有する。
【００４２】上記実施例において、試験パタン生成器ＴＰＧと期待値比較回路ＣＭＰとを、再構成可能な論理回路部品にプログラムすることによって、再構成可能な回路の自己試験を行うことができる。また、試験パタン生成器ＴＰＧが生成した試験パタンを、再構成可能な接続用部品の制御信号として与えることによって、再構成可能な接続用部品を試験することができる。
【００４３】次に、試験パタン生成器ＴＰＧと、各再構成可能部品と装置との故障を検出する期待値比較回路ＣＭＰとについて説明する。
【００４４】まず、シフトレジスタによって試験パタン生成器ＴＰＧを構成する具体的手段について説明する。
【００４５】まず、１つの試験パタン中に０の数と１の数とが同数含まれ、０と１とが種々に組み合わされた全ての試験パタンの中から、０から１への変化または１から０への変化が１回だけ生じる試験パタンを除いた試験パタンを要素とする集合であって、互いに異なる試験パタンの集合である試験パタン系列を、クラス分けする。つまり、シフトすることによって得られる試験パタン系列の集合に、クラス分けする。
【００４６】このクラス分けされた試験パタン系列の集合を、ＰＣ１，ＰＣ２，…とする。試験パタン系列の集合ＰＣ１，ＰＣ２，…のうちで、その要素である試験パタン系列の数が、試験パタン長２Ｌと等しい集合ＰＣｉ１，ＰＣｉ２、…、ＰＣｉｎのそれぞれから、任意の試験パタン系列Ｐ１∈ＰＣｉ１，Ｐ２∈ＰＣｉ２、…、Ｐｎ∈ＰＣｉｎを選び、Ｐ１，Ｐ２、…、Ｐｎを初期値とするｎ個のシフトレジスタを構成する。これらｎ個のシフトレジスタが、試験パタン生成器ＴＰＧである。
【００４７】図４は、上記実施例における試験パタン生成器ＴＰＧを示す図である。
【００４８】試験パタン生成器ＴＰＧは、シフトレジスタＳＲ１〜ＳＲｎによって構成されている。
【００４９】つまり、シフトレジスタＳＲ１〜ＳＲｎの初期値Ｐ１〜Ｐｎは、以下のようなものである場合、Ｐ１＝（Ｖ１1 ，Ｖ１2 、…、Ｖ１2L）
Ｐ２＝（Ｖ２1 ，Ｖ２2 、…、Ｖ２2L）
…Ｐｎ＝（Ｖｎ1 ，Ｖｎ2 、…、Ｖｎ2L）
ｎ個のシフトレジスタＳＲ１、…、ＳＲｎへの初期値の設定を、図４に示してある。なお、Ｖｉj ＝０または１であり、１≦ｉ≦ｎである。
【００５０】また、シフトレジスタＳＲ１は、試験パタン列の集合ＰＣｉ１＝｛（Ｖ１1 ，Ｖ１2 、…、Ｖ１2L），（Ｖ１2 ，Ｖ１3 、…、Ｖ１1 ），……，（Ｖ１2L，Ｖ１1 、…、Ｖ１2L-1）｝をシフトするものである。シフトレジスタＳＲ２は、試験パタン列の集合ＰＣｉ２＝｛（Ｖ２1 ，Ｖ２2 、…、Ｖ２2L），（Ｖ２2 ，Ｖ２3 、…、Ｖ２1 ），……，（Ｖ２2L，Ｖ２1 、…、Ｖ２2L-1）｝をシフトするものである。さらに、シフトレジスタＳＲｎは、試験パタン列の集合ＰＣｉｎ＝｛（Ｖｎ1 ，Ｖｎ2 、…、Ｖｎ2L），（Ｖｎ2 ，Ｖｎ3 、…、Ｖｎ1 ），……，（Ｖｎ2L，Ｖｎ1 、…、Ｖｎ2L-1）｝をシフトするものである。
【００５１】図５は、上記実施例において、上記シフトレジスタを２Ｌ回、同期させてシフトしたときに、試験パタン生成器ＴＰＧの各出力ピンに生成される試験パタン系列を示す図である。
【００５２】図５に示すように、長さ２Ｌビットを有し、互いに異なる試験パタンが試験パタン生成器ＴＰＧの各ピンに生成される。これら生成された試験パタンは、上記した試験パタン系列である。なお、Ｘｉj は、試験パタン生成器ＴＰＧの出力ピンである。
【００５３】上記実施例によれば、図５に示すように、２Ｌ×ｎ本のピン用の試験パタン生成器ＴＰＧが生成される。試験パタン系列の集合ＰＣｉ１，ＰＣｉ２、…、ＰＣｉｎを選んだ結果、２Ｌ×ｎ＜Ｎである場合（すなわち、全ピン数Ｎ分の試験パタン系列を生成できない場合）、上記Ｌの値を１増やし、上記試験パタン生成方法と同様の方法を繰り返せばよい。
【００５４】シフトレジスタＳＲ１〜ＳＲｎによって試験パタン生成器ＴＰＧを構成すれば、回路規模最小の試験パタン生成器ＴＰＧを実現することができる。
【００５５】たとえば、Ｌ＝３である場合、２Ｌ＝６であり、得られる全試験パタン系列ＰＳ（３）は、ＰＳ（３）＝｛（０，０，１，０，１，１），（０，１，０，０，１，１），（１，０，０，０，１，１），（０，０，１，１，０，１），（０，１，０，１，０，１），（１，０，０，１，０，１），（０，１，１，０，０，１），（１，０，１，０，０，１），（１，１，０，０，０，１），（０，０，１，１，１，０），（０，１，０，１，１，０），（１，０，０，１，１，０），（０，１，１，０，１，０），（１，０，１，０，１，０，），（１，１，０，０，１，０），（０，１，１，１，０，０），（１，０，１，１，０，０），（１，１，０，１，０，０）｝である。
【００５６】これを、シフト動作によってクラス分けすると、下記の４つのクラスを生成することができる。
【００５７】ＰＣ１＝｛（０，０，１，０，１，１），（０，１，０，１，１，０），（１，０，１，１，０，０），（０，１，１，０，０，１），（１，１，０，０，１，０），（１，０，０，１，０，１）｝
ＰＣ２＝｛（０，１，０，０，１，１），（１，０，０，１，１，０），（０，０，１，１，０，１），（０，１，１，０，１，０），（１，１，０，１，０，０），（１，０，１，０，０，１）｝
ＰＣ３＝｛（１，０，０，０，１，１），（０，０，１，１，１，０），（０，１，１，１，０，０），（１，１，０，０，０，１）｝
ＰＣ４＝｛（０，１，０，１，０，１），（１，０，１，０，１，０）｝
ＰＣ１〜ＰＣ４のうち、要素の数が、試験パタン長＝２Ｌ＝６と等しいのは、ＰＣ１とＰＣ２とであるから、ＰＣ１とＰＣ２とを試験パタン集合として選択する。すなわち、ＰＣｉ１＝ＰＣ１，ＰＣｉ２＝ＰＣ２となる。ＰＣ１とＰＣ２とから任意の試験パタン、たとえば、先頭の要素を選択し、これをシフトレジスタＳＲ１とＳＲ２との初期値とする。すなわち、Ｐ１＝（０，０，１，０，１，１）、Ｐ２＝（０，１，０，０，１，１）をシフトレジスタの初期値とする。シフトレジスタの各ビットの初期値は、Ｖ１１＝０，Ｖ１２＝０，Ｖ１３＝１，Ｖ１４＝０，Ｖ１５＝１，Ｖ１６＝１であり、Ｖ２１＝０，Ｖ２２＝１，Ｖ２３＝０，Ｖ２４＝０，Ｖ２５＝１，Ｖ２６＝１である。シフトレジスタＳＲ１とＳＲ２とによって１２ピン分の試験パタンを発生することができる。
【００５８】図６は、上記実施例において、２Ｌ＝６である場合におけるシフトレジスタＳＲ１とＳＲ２とが発生する試験パタンを示す図である。
【００５９】期待値比較回路ＣＭＰは、試験パタン生成器ＴＰＧとして構成された再構成可能部品に接続された相手の再構成可能部品内に構成したものであり、対応するシフトレジスタＳＲ１〜ＳＲｎと初期値設定回路と比較回路と期待値圧縮回路とを構成したものである。
【００６０】期待値比較回路ＣＭＰにおけるシフトレジスタＳＲ１〜ＳＲｎは、試験パタン生成器ＴＰＧのシフトレジスタと同期してシフト動作を行い、逐次比較を行う。必要に応じて、上記逐次比較の結果を圧縮回路が圧縮する。そして、排他的論理和を実現する回路によって、期待値比較回路ＣＭＰを容易に構成することができる。
【００６１】一般に、設定する期待値は、再構成可能な接続用部品の状態によって変化するが、上記実施例では、試験パタン自体を自動的に生成するので、期待値比較を実行する部品内で、試験パタン生成器の状態を生成することによって、試験パタン生成器ＴＰＧの試験パタンや接続試験パタンに限らず、試験パタン生成器ＴＰＧ、期待値比較回路ＣＭＰを、それぞれ１種類ずつ回路構成によって実現することができる。
【００６２】上記実施例において、再構成可能部品の使用後に上記自己試験を実行する場合、試験パタン生成器ＴＰＧ、期待値比較回路ＣＭＰをプログラムする手段を回路に具備し、試験モードを設け、この試験モード時に、試験パタン生成器ＴＰＧまたは期待値比較回路ＣＭＰを順次プログラムすること（回路の再構成）によって、自己試験を実現することができる。
【００６３】つまり、再構成が可能な複数の論理回路部品である複数の再構成可能部品と、上記複数の論理回路部品同士の接続が再構成可能である接続用部品とによって構成されている回路の自己試験方法において、第１のプログラム段階と、試験実行段階と、繰り返し段階と、プログラムし直し段階と、上記接続用部品について、上記第１のプログラム段階、上記試験実行段階、上記繰り返し段階、上記プログラムし直し段階と同様の段階を実行する段階とを有するようにしてもよい。
【００６４】なお、上記第のプログラム段階は、１つの試験パタン中に０の数と１の数とが同数含まれ、０と１とが種々に組み合わされた全ての試験パタンの中から、０から１への変化または１から０への変化が１回だけ生じる試験パタンを除いた試験パタンを要素とする集合であって、互いに異なる試験パタンの集合である試験パタン系列中の試験パタンを生成する試験パタン生成器を、１つの再構成可能部品にプログラムし、他の再構成可能部品に、期待値比較器をプログラムする第１のプログラム段階である。上記試験実行段階は、上記試験パタン生成器が上記試験パタンを１つずつ順次プログラムする毎に、上記試験パタン生成器と上記期待値比較器とによる試験を実行する試験実行段階である。
【００６５】上記繰り返す繰り返し段階は、上記試験パタン系列中の全ての試験パタンをプログラムし終えたら、次の再構成可能部品を選択し、この選択された再構成可能部品について、上記第１のプログラム段階と上記試験実行段階とを実行し、これら再構成可能部品の選択と、上記第１のプログラム段階と、上記試験実行段階とを繰り返す繰り返し段階である。上記プログラムし直し段階は、全ての再構成可能部品について上記試験実行段階が終了したら、上記試験パタン生成器と上記期待値比較器とを上記再構成可能部品にプログラムし直すプログラムし直し段階である。
【００６６】再構成可能部品の使用中の回路の再構成方法は、複数のプログラムＲＯＭを持つ方法、またはホストからダウンロードする方法等、既によく知られている方法のうちで、回路の実現形態に応じて選択すればよい。
【００６７】図７は、上記実施例において、試験験される再構成可能な回路としてのボードＢ１の構成例を示す図である。
【００６８】接続再構成可能部品ＳＷ０、ＳＷ１、……は、複数の再構成可能な論理回路部品ＦＰＧＡ同士を接続するものである。１つの再構成可能な論理回路部品ＦＰＧＡに着目した場合、４４グループ（各５ビット幅）のソースが１８０個の接続再構成可能部品ＳＷ（各５ビット幅）を介して、他の再構成可能な論理回路部品ＦＰＧＡに接続されている。
【００６９】図８は、上記実施例において、再構成可能なボードＢ１を試験するために、再構成可能なボードＢ１を、自己試験装置１０１として構成した例を示すブロック図である。
【００７０】自己試験装置１０１における試験パタン生成器ＴＰＧは、試験パタン生成回路がプログラムされている再構成可能部品であり、期待値比較回路ＣＭＰが、期待値比較器と圧縮器とがプログラムされている再構成可能部品である。
【００７１】図９は、上記実施例における動作を示すフローチャートである。
【００７２】１つの再構成可能な論理回路部品ＦＰＧＡi を、試験パタン生成器ＴＰＧとして選択し、シフトレジスタＳＲ１〜ＳＲ２２をプログラムし、他の再構成可能な論理回路部品ＦＰＧＡを、期待値比較器ＣＭＰとしてプログラムする（Ｓ１）。接続部品の制御ピンに接続部品用試験パタンの１つをプログラムする（Ｓ２）。試験パタン生成器ＴＰＧと期待値比較器ＣＭＰを同期してスタートさせ、試験パタン生成として試験結果比較を実行する（Ｓ３）。接続部品に与える全試験パタンが終了したか否かを判断し、未了であれば（Ｓ４）、接続部品に与える試験パタンを変え（Ｓ５）、ステップＳ２に戻る。全ての再構成可能な論理回路部品ＦＰＧＡを試験パタン生成器ＴＰＧとしてプログラムし終えたか否か判断し（Ｓ６）、終了していれば、試験を終了する（Ｓ８）、終了でなければ、試験パタン生成器ＴＰＧとしてプログラムしていない再構成可能な論理回路部品ＦＰＧＡを選択し（Ｓ７）、ステップＳ１に戻る。
【００７３】このように、順次、再構成可能な論理回路部品を、試験パタン生成器ＴＰＧとしてプログラムし、他の再構成可能部品を、期待値比較器ＣＭＰとしてプログラムすることによって、上記各試験を実現することができる。
【００７４】図１０は、上記実施例において、試験パタンのビット長２Ｌ＝１０ビットである場合における試験パタンの生成例を示す図である。
【００７５】２Ｌ＝１０である場合、試験パタン数は、2LＣL −２＝２５０であり、２５０個の試験パタンが生成される。この試験パタンを、再構成可能部品のピン数＝２２０に対する試験パタンにするために、２２個の試験パタン系列の集合ＰＣｉ１、…、ＰＣｉ２２にクラス分けし、これら試験パタン系列の集合ＰＣｉ１、…、ＰＣｉ２２のうちから、Ｐ１∈ＰＣｉ１、…、Ｐ２２∈ＰＣｉ２２を選択する。この選択結果が、図１０に示した試験パタンであり、図１０には、２２個のシフトレジスタの初期値のみを示してある。また、各シフトレジスタに１０個のピンが対応し、結局、再構成可能部品のピン数＝２２０に対する試験パタンを得ることができる。
【００７６】図１１は、上記実施例において、生成されるピン数が２２、試験パタンのビット長さが１０である試験パタン系列の例を具体的に示す図である。
【００７７】初期値Ｐ１〜Ｐ２２が格納されているシフトレジスタＳＲ１〜ＳＲ２２が、１０回シフト動作すると、試験パタンのビット長＝１０ビットの試験パタン系列を、２２０ピンに供給することができる。このようにシフトすることによって、再構成可能論理回路の各ピンにセットされる長さ１０ビットの試験パタン系列が、図１１に示されている。
【００７８】図１２は、上記実施例における期待値発生回路ＳＲ１、…ＳＲｉと、期待値比較器ＣＭＰと、結果圧縮回路期待値比較器ＣＭＰ0 、ＣＭＰ1 、……、ＣＭＰiとの構成例を示す図である。
【００７９】期待値発生回路ＳＲ１、…ＳＲｉは、試験パタン生成器ＴＰＧで生成する試験パタン系列と同じ系列の試験パタンを生成する回路を、シフトレジスタＳＲ１、…、ＳＲｉとしてプログラムすることによって実現される回路である。
【００８０】期待値比較器ＣＭＰは、排他的論理和によって実現される。結果圧縮は、時系列毎に圧縮する圧縮器期待値比較器ＣＭＰ１、…、ＣＭＰｉと、さらにそれらの結果を圧縮する圧縮器期待値比較器ＣＭＰ０との２段で構成されている。これによって、ボード上に故障があった場合、図１２に示す試験結果出力ピンに故障検出結果が出力され、この出力された故障検出結果を観測することによって、ボードの故障を検出することができる。
【００８１】なお、期待値生成シフトレジスタＳＲ１〜ＳＲｎは、接続されている試験パタン生成器ＴＰＧが生成する試験パタンに対応するものである。
【００８２】図１３は、上記実施例において、試験パタンのビット数２Ｌとピン数Ｎとの関係を示す図である。
【００８３】上記実施例によれば、プログラムによって再構成可能な回路の試験において、発生する可能性がある配線のオープン、ショート故障および、任意の２配線間のブリッジ故障を全て検出することができる。
【００８４】また、上記実施例の自己試験回路をプログラムする機構を付加すれば、ＬＳＩテスタやボードテスタ等の試験専用装置を用いずに、ＬＳＩテスタやボードテスタ等の試験専用装置を用いた場合と同様の故障を検出することができる。
【００８５】なお、本明細書において、被試験対象としての「回路」は、ボードと、通常の装置との双方を含むものである。
【００８６】
【発明の効果】請求項１記載の発明によれば、プログラムによって再構成可能な回路の試験において、プログラムする回路または機能とは独立に、部品間のプログラム可能な全ての接続形態のオープン故障、縮退故障および、任意の２配線間のブリッジ故障の検出をする自己試験が可能になり、したがって、プログラムによって再構成可能な回路の信頼性が向上するという効果を奏することができる。
【００８７】請求項２に記載の発明によれば、試験パタン数２Ｌとピン数Ｎとは、図１３に示す関係があるので、短い試験パタン長で、多ピン部品間の配線の試験パタンを生成することができるという効果を奏することができる。
【００８８】請求項３に記載の発明によれば、再構成可能な論理回路に搭載可能な程度に充分小さい回路規模で実現可能であるという効果を奏する。
【００８９】請求項４に記載の発明によれば、回路の再構成可能部品を使用中、または再構成の前に、コストが低く、信頼性の高い試験を短時間で実行することが可能になり、このプログラム機構は、ホストからのダウンロードまたは、試験回路構成用のＲＯＭ等の従来技術によって容易に実現することができるという効果を奏することができる。
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| 【出願人】 |
【識別番号】０００００４２２６
【氏名又は名称】日本電信電話株式会社
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| 【出願日】 |
平成１０年（１９９８）３月２３日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】川久保 新一
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| 【公開番号】 |
特開平１１−２７１４０４ |
| 【公開日】 |
平成１１年（１９９９）１０月８日 |
| 【出願番号】 |
特願平１０−９５４６８ |
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