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【発明の名称】 プリント配線板のテスト容易化構造
【発明者】 【氏名】除村 均
【要約】 【課題】ＬＳＩ間の試験をソケット等を使用せずに、故障箇所の特定等をするプリント配線板のテスト容易化構造を提供することを目的とする。

【解決手段】第１制御端子に入力される第１制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする第１ＬＳＩに設けられた第１トライステートバッファと、第１トライステートバッファの第１制御端子に第１制御信号を出力する第１ＬＳＩに設けられた第１バウンダリスキャンセルと、第１トライステートバッファの第２入力端子に出力する第１ＬＳＩに設けられた第２バウンダリスキャンセルと、第１出力端子の電気信号を入力する第１ＬＳＩに設けられた第３バウンダリスキャンセルと、第１出力端子と第１電源電圧との間に接続され、第１ＬＳＩに設けられた第１抵抗と、第１配線と第１電源電圧と異なる第２電源電圧との間に接続され、プリント配線板上に設けられた第２抵抗とを具備して構成する。
【特許請求の範囲】
【請求項１】 ロジック回路により構成された複数の第１バウンダリスキャンセル群が数珠つなぎされ、第１試験コントローラによって制御されるバウンダリスキャン対応の第１ＬＳＩと、第２ＬＳＩとを搭載し、前記第１ＬＳＩの第１出力端子と前記第２ＬＳＩの第１入力端子との間を第１配線により接続したプリント配線板のテスト容易化構造において、第１制御端子に入力される第１制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする前記第１ＬＳＩに設けられた第１トライステートバッファと、前記第１トライステートバッファの前記第１制御端子に前記第１制御信号を出力する前記第１バウンダリスキャンセル群の１つとして前記第１ＬＳＩに設けられた第１バウンダリスキャンセルと、前記第１トライステートバッファの第２入力端子に出力する前記第１バウンダリスキャンセル群の１つとして前記第１ＬＳＩに設けられた第２バウンダリスキャンセルと、前記第１出力端子の電気信号を入力する前記第１バウンダリスキャンセル群の１つとして前記第１ＬＳＩに設けられた第３バウンダリスキャンセルと、前記第１出力端子と第１電源電圧との間に接続され、前記第１ＬＳＩに設けられた第１抵抗と、前記第１配線と前記第１電源電圧と異なる第２電源電圧との間に接続され、前記プリント配線板上に設けられた第２抵抗とを具備し、前記第１配線が前記第１出力端子と、前記第１配線と前記第２抵抗の接続点との間を正常に接続している時、前記第１出力端子の電圧が前記第１ＬＳＩの前記第３バウンダリスキャンセルの閾値電圧よりも前記第２電源電圧側の電圧となることを特徴とするプリント配線板のテスト容易化構造。
【請求項２】 前記第２ＬＳＩは、第２出力端子が前記第１入力端子に接続され、第２制御端子に入力される第２制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする第２トライステートバッファを更に具備したことを特徴とする請求項１記載のプリント配線板のテスト容易化構造。
【請求項３】 前記第２ＬＳＩは、ロジック回路により構成された複数の第２バウンダリスキャンセル群が数珠つなぎされ、第２試験コントローラによって制御されるバウンダリスキャン対応のＬＳＩであって、第３制御端子に入力される第３制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする第３トライステートバッファと、前記第３トライステートバッファの前記第３制御端子に前記第３制御信号を出力する前記第２バウンダリスキャンセル群の１つとして第４バウンダリスキャンセルと、前記第３トライステートバッファの第３入力端子に出力する前記第２バウンダリスキャンセル群の１つとして第５バウンダリスキャンセルと、前記第１入力端子の電気信号を入力する前記第２バウンダリスキャンセル群の１つとして第６バウンダリスキャンセルと、前記第１入力端子と前記第１電源電圧との間に接続され、前記第２ＬＳＩに設けられた第３抵抗とを具備し、前記第１配線が前記第１入力端子と、前記第１配線と前記第３抵抗の接続点との間を正常に接続している時、前記第１入力端子の電圧が前記第２ＬＳＩの前記第６バウンダリスキャンセルの閾値電圧よりも前記第２電源電圧側の電圧となる請求項１記載のプリント配線板のテスト容易化構造。
【請求項４】 第４入力端子に入力された電気信号を入力し、第４制御端子に入力される第４制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする前記第２ＬＳＩに設けられた第４トライステートバッファと、前記第４トライステートバッファの出力に基づく電気信号を出力する前記第２ＬＳＩに設けられた第２出力端子と、前記第４制御端子に前記第４制御信号を出力する前記第２ＬＳＩに設けられた外部端子と、前記第２出力端子と前記プリント配線板上の第４出力端子とを接続する前記プリント配線板に形成された第２配線と、前記第２配線と第３電源電圧との間に接続され、前記プリント配線板に設けられた第５抵抗と、を更に具備したことを特徴とする請求項１、２、３又は４記載のプリント配線板のテスト容易化構造。
【請求項５】 第５制御端子に入力される第５制御信号に従って、前記第１出力端子と前記第１抵抗との間の接続をオン／オフする前記第１ＬＳＩに設けられた第１スイッチ手段と、前記第１スイッチ手段の前記第５制御端子に前記第５制御信号を出力する前記第１バウンダリスキャンセル群の１つとして前記第７バウンダリスキャンセルと、を更に具備したことを特徴とする請求項１記載のプリント配線板のテスト容易構造。
【請求項６】 第１電極と第４電源電圧に接続された第２電極との間の接続又は前記第１電極と第５電源電圧に接続された第３電極との接続のオン／オフをする第２スイッチ手段と、ロジック回路により構成された複数の第３バウンダリスキャンセル群が数珠つなぎされ、第３試験コントローラによって制御されるバウンダリスキャン対応の第３ＬＳＩとを搭載し、前記第１電極と前記第３ＬＳＩの第５入力端子との間を第３配線により接続したプリント配線板のテスト容易化構造において、第６制御端子に入力される第６制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする前記第３ＬＳＩに設けられた第５トライステートバッファと、前記第５トライステートバッファの前記第６制御端子に前記第６制御信号を出力する前記第３バウンダリスキャンセル群の１つとして前記第３ＬＳＩに設けられた第８バウンダリスキャンセルと、前記第５トライステートバッファの第６入力端子に出力する前記第３バウンダリスキャンセル群の１つとして前記第３ＬＳＩに設けられた第９バウンダリスキャンセルと、前記第５入力端子の電気信号を入力する前記第３バウンダリスキャンセル群の１つとして前記第３ＬＳＩに設けられた第１０バウンダリスキャンセルと、前記第５入力端子と前記第４電源電圧と異なる第６電源電圧との間に接続され、前記第１ＬＳＩに設けられた第５抵抗と、前記第４電源電圧と前記第２電極とに接続された第６抵抗と、前記第５電源電圧と前記第３電極とに接続された第７抵抗と、前記第１電極と前記第３配線とに接続された第８抵抗とを具備し、前記第３配線が前記第１電極と前記第５入力端子との間を正常に接続している時、前記第５入力端子の電圧が前記第４ＬＳＩの前記第１３バウンダリスキャンセルの閾値電圧よりも前記第４又は第５電源電圧側の電圧となることを特徴とするプリント配線板のテスト容易化構造。
【請求項７】 第４電極と第７電源電圧に接続された第５電極との間をオン／オフする第２スイッチ手段と、ロジック回路により構成された複数の第４バウンダリスキャンセル群が数珠つなぎされ、第４試験コントローラによって制御されるバウンダリスキャン対応の第４ＬＳＩとを搭載し、前記第４電極と前記第４ＬＳＩの第７入力端子との間を第４配線により接続したプリント配線板のテスト容易化構造において、第７制御端子に入力される第７制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする前記第４ＬＳＩに設けられた第６トライステートバッファと、前記第６トライステートバッファの前記第７制御端子に前記第７制御信号を出力する前記第４バウンダリスキャンセル群の１つとして前記第４ＬＳＩに設けられた第１１バウンダリスキャンセルと、前記第６トライステートバッファの第８入力端子に出力する前記第４バウンダリスキャンセル群の１つとして前記第４ＬＳＩに設けられた第１２バウンダリスキャンセルと、前記第７入力端子の電気信号を入力する前記第４バウンダリスキャンセル群の１つとして前記第４ＬＳＩに設けられた第１３バウンダリスキャンセルと、前記第７入力端子と前記第７電源電圧とは異なる第８電源電圧に接続され、前記第４ＬＳＩに設けられた第９抵抗と、前記第４電極と前記第７電源電圧とは異なる第９電源電圧とに接続された第１０抵抗と、前記第４電極と前記第４配線とに接続され、前記プリント配線板に設けられた第１１抵抗とを具備し、前記第４配線が前記第４電極と前記第７入力端子との間を正常に接続している時、前記第７入力端子の電圧が前記第４ＬＳＩの前記第１３バウンダリスキャンセルの閾値電圧よりも前記第７電源電圧側の電圧となることを特徴とするプリント配線板のテスト容易化構造。
【請求項８】 第６電極と第１０電源電圧に接続された第７電極との間をオン／オフする第４スイッチ手段と、ロジック回路により構成された複数の第５バウンダリスキャンセル群が数珠つなぎされ、第５試験コントローラによって制御されるバウンダリスキャン対応の第５ＬＳＩとを搭載し、前記第６電極と前記第５ＬＳＩの第９入力端子との間を第５配線により接続したプリント配線板のテスト容易化構造において、第８制御端子に入力される第８制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする前記第５ＬＳＩに設けられた第７トライステートバッファと、前記第７トライステートバッファの前記第８制御端子に前記第８制御信号を出力する前記第５バウンダリスキャンセル群の１つとして前記第６ＬＳＩに設けられた第１４バウンダリスキャンセルと、前記第１４トライステートバッファの第１０入力端子に出力する前記第５バウンダリスキャンセル群の１つとして前記第５ＬＳＩに設けられた第１５バウンダリスキャンセルと、前記第９入力端子の電気信号を入力する前記第５バウンダリスキャンセル群の１つとして前記第５ＬＳＩに設けられた第１６バウンダリスキャンセルと、前記第５入力端子と第１１電源電圧に接続され、前記第５ＬＳＩに設けられた第１２抵抗と、前記第６電極と前記第１０電源電圧及び前記第１１電源電圧とは異なる第１２電源電圧に接続された第１３抵抗と、前記第６電極と前記第５配線とに接続され、前記プリント配線板に設けられた第１４抵抗とを具備し、前記第５配線が前記第６電極と前記第９入力端子との間を正常に接続している時、前記第９入力端子の電圧が前記第５ＬＳＩの前記第１６バウンダリスキャンセルの閾値電圧よりも前記第１２電源電圧側の電圧となることを特徴とするプリント配線板のテスト容易化構造。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はバウンダリスキャン方式を使用したプリント配線板の配線の短絡及び開放の試験を容易にするプリント配線板のテスト容易化構造に関するものである。
【０００２】
【従来の技術】今日のプリント配線板は多端子、微細ピッチＳＭＤと微細な配線のＰＷＢで構成されている。また、プリント配線板に搭載されるＬＳＩの論理は高集積化により複雑化している。これにより、従来行われて来た目視、ファンクション、インサーキット試験等によるプリント配線板に部品を実装した後に、配線の開放／短絡試験が困難になってきている。
【０００３】これを解決するために、ＬＳＩレベルから多数のＬＳＩを搭載したボードレベルまでカバーできるテスト容易化設計と、その標準化への強い要求が起こってきた。その結果、配線板試験のアーキテクチャの統一のため、１９８５年コーロッパのメーカで結成されたＪＥＴＡＧ（Ｊｏｉｎｔ Ｅｕｒｏｐｅａｎ ＴｅｓｔＡｃｔｉｏｎ Ｇｒｏｕｐ）を発端とし、以後米国等のメーカが加わりＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）に発展した。最終的に１９９８年ＪＴＡＧＲｅｖ．２．０提案として文章化された。
【０００４】この後、この活動はＩＥＥＥに引き継がれ、１９９０年、バウンダリスキャンデザインを中心とした「ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ ＡｃｔｉｏｎＰｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＩＥＥＥ Ｓｔｄ １１４９．１−１９９０）」として制定された。この後、１９９３年及び１９９４年に改定が行われている。また、現在はアナログ回路への適用等のエンハンスが計画されている。
【０００５】図１４は、バウンダリスキャン対応ＬＳＩを搭載したプリント配線板の概略図である。バウンダリスキャンデザインとは、各ＬＳＩ４ａ，４ｂのコアロジック（論理機能）部２２ａ，２２ｂとＩ／Ｏバッファ８ａ，８ｂ，１２ａ，１２ｂ間に信号観測及びデータ設定用バウンダリスキャンセル１０ａ，１０ｂを入れる。プリント配線板２上の試験回路は、各ＬＳＩ４ａ，４ｂのＴＤＩ（テストデータ入力ピン）とＴＤＯ（テストデータ出力ピン）とを数珠つなぎに接続し、ＴＭＳ（テストモード選択ピン）、ＴＣＫ（テストクロック）及びＴＲＳＴ（パワーオン時のリセットピン）を並列に接続する。
【０００６】ＴＡＰコントローラ１８ａ，１８ｂは、ＴＭＳの入力シーケンスによってテスト回路全体の種々の動作を制御する状態遷移に従い、ＴＤＩからの命令コードやデータを入力して、バウンダリスキャンセル１０ａ，１０ｂをコントロールする。該当する端子が出力端子２０ａ，２０ｂの場合は、コアロジック２２ａ，２２ｂの内部ロジックと関係なくこのセル１０ａ，１０ｂにより出力をコントロールすることが可能となる。該当する端子が入力端子６ａ，６ｂの場合はこのセル１０ａ，１０ｂで外部入力の論理を観測することが可能となる。
【０００７】この入力用と出力用の２種類のセル１０ａ，１０ｂをＬＳＩ４ａ，４ｂ上の試験コントローラ（ＴＡＰコントローラ）１８ａ，１８ｂにより操作することにより接続されたバウンダリスキャン対応ＬＳＩ又はコネクタ等により接続されたバウンダリスキャン用テスタによりＬＳＩ間、ＬＳＩ−テスタ間の接続を試験する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来のプリント配線板のテスト容易化構造では、以下の問題点があった。
【０００９】図１５は従来の問題点を示す図である。この図に示す配線２２の試験は、トライステートバッファ２６ａからハイレベル（以下、“Ｈ”）、ローレベル（以下、“Ｌ”）のテストパターンを出力する。バッファ２８ａ．８ｂよりトライステートバッファ２６ａの出力を入力し、バウンダリスキャンセル１０ａ，１０ｂを通して、ＴＤＯ端子より出力した信号の電圧レベルをテスタで測定して、期待値と比較する。
【００１０】ＬＳＩ２４ａのＴＤＯ端子の出力が期待値と異なれば、配線２２の短絡故障であると判断する。バッファ２８ａからＬＳＩ２４ａのＴＤＯ端子を通して出力される出力端子２６ａの論理レベルが、ＬＳＩ４ｂのＴＤＯ端子を通して出力される論理レベルと異なれば、配線２１がいずれかで開放していると判断する。しかし、配線２１のどこに開放故障があるかを特定することはできない。
【００１１】図１６は従来の他の問題点を示す図である。この図に示すバウンダリスキャン対応ＬＳＩ３０ａと非バウンダリスキャン対応ＬＳＩ３０ｂ間の配線２２の試験では、トライステートバッファ２６ａから“Ｈ”、“Ｌ”のテストパターンを出力する。バッファ２８ａよりトライステートバッファ２６の出力を入力して、バウンダリスキャンセル１０ａを通して、ＴＤＯ端子より出力した信号をテスタで測定して、期待値と比較する。
【００１２】ＬＳＩ２４ａのＴＤＯ端子の出力が期待値と異なれば、端子２０ａ，６ｂ間を接続する配線の短絡故障であると判断する。しかし、一般的には、ＬＳＩ３４ｂの入力端子６ｂの論理レベルを測定することが困難であるため、該当のバウンダリスキャン対応ＬＳＩ３４ａとバウンダリスキャン対応をしていないＬＳＩ３４ｂ間の配線２２の開放故障の検出は一般的にはできない。
【００１３】このように、従来のバウンダリスキャン試験回路では、故障箇所の特定やバウンダリスキャン対応してしないＬＳＩ等の接続において試験ができない等の問題があった。
【００１４】バウンダリスキャン試験技術は、ＬＳＩ間の接続試験として優れているが、バウンダリスキャンに対応していないＬＳＩとの間では試験できないことは公知の事実である。
【００１５】これを避ける手法として、特開平６−１４８２６９号公報には、バウンダリスキャンを持たないＬＳＩを試験対象とするために専用のソケットと試験時にその入出力を監視する試験機または入出力監視用のバウンダリスキャン対応ＬＳＩをそのソケットの試験専用端子に接続することによりこの問題を回避する手法が記載されている。
【００１６】しかし、この方法の難点は、専用のソケットが必要でかつ試験時にそのソケットにＬＳＩ又は試験機より配線を接続しなければならない。バウンダリスキャンを適用するプリント配線板は、一般に多ピン、微細ピッチのＬＳＩが多数配線板上に実装されている。
【００１７】このような配線板の接続試験は、この公報に記載の構成によりＬＳＩ間の接続試験は完全に実施することができる反面、端子を観測するための専用ソケットがプリント配線板上多くの面積をとるので、実装設計上不利となる。
【００１８】本発明は、このような点に鑑みてなされたものであり、バウンダリスキャン対応しているＬＳＩ間及びバウンダリスキャン対応しているＬＳＩと対応していないＬＳＩ間の試験をソケット等を使用せずに、故障箇所の特定等をするプリント配線板のテスト容易化構造を提供することを目的とする。
【００１９】
【課題を解決するための手段】図１は本発明の原理図である。この図に示すように、本発明は、ロジック回路により構成された複数の第１バウンダリスキャンセル群３２が数珠つなぎされ、第１試験コントローラ３４によって制御されるバウンダリスキャン対応の第１ＬＳＩ３６と、第２ＬＳＩ３８とを搭載し、第１ＬＳＩ３６の第１出力端子と第２ＬＳＩ３８の第１入力端子との間を第１配線４０により接続したプリント配線板４２のテスト容易化構造において、第１制御端子に入力される第１制御信号に従って、ハイインピーダンス状態又は非ハイインピーダンス状態にする第１ＬＳＩ３６に設けられた第１トライステートバッファ４４、第１トライステートバッファ４４の第１制御端子に第１制御信号を出力する第１バウンダリスキャンセル群３２の１つとして第１ＬＳＩ３６に設けられた第１バウンダリスキャンセル４６Ａと、第１トライステートバッファ４４の第２入力端子に出力する第１バウンダリスキャンセル群３２の１つとして第１ＬＳＩ３６に設けられた第２バウンダリスキャンセル４６Ｂと、第１出力端子の電気信号を入力する第１バウンダリスキャンセル群３２の１つとして第１ＬＳＩ３６に設けられた第３バウンダリスキャンセル４６Ｃと、第１出力端子と第１電源電圧との間に接続され、第１ＬＳＩに設けられた第１抵抗４８と、第１配線４０と第１電源電圧と異なる第２電源電圧との間に接続され、プリント配線板４２上に設けられた第２抵抗５０とを具備し、第１配線４０が第１出力端子と、第１配線４０と第２抵抗５０の接続点との間を正常に接続している時、第１出力端子の電圧が第３バウンダリスキャンセル４６Ｃの閾値電圧よりも第２電源電圧側の電圧となることを特徴とするプリント配線板のテスト容易化構造が提供される。
【００２０】以上のような構成によれば、第１バウンダリスキャンセル４６Ａは、第１トライステートバッファ４４の第１制御端子に非ハイインピーダンスとなる第１制御信号を出力する。第２バウンダリスキャンセル４６Ｂは、“Ｈ”、“Ｌ”のテストパターンを第１トライステートバッファ４４に出力する。
【００２１】第３バウンダリスキャンセル４６Ｃより、第１トライステートバッファ４４の出力を入力して、その電圧レベルを測定して、期待値と比較する。期待値と一致しなければ、配線４０は短絡していると判断する。
【００２２】配線４０が短絡していないことを確認した後、第１トライステートバッファ４４をハイインピーダンスにする。配線４４が開放されていれば、第１出力端子の電圧レベルは、第１電源電圧に等しくなり、開放されていれば、第２電源電圧側になる。これにより、第２ＬＳＩ３８が非バウンダリスキャン対応であっても、配線４０の正常／開放試験を行うことができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態について説明する。
第１実施形態図２は、本発明の第１実施形態によるプリント配線板のテスト容易化構造を示す図であり、図１５中の構成要素と実質的に同一の構成要素には同一の符号を付している。
【００２４】この図に示すプリント配線板のテスト容易化構造は、プリント配線板６０上にバウンダリスキャン対応のＬＳＩ６２ａ及びバウンダリスキャン非対応のＬＳＩ６２ｂが搭載されている。
【００２５】バウンダリスキャン対応のＬＳＩ６２ａは、入力端子６ａ、入力バッファ８ａ、バウンダリスキャンセル１０ａ、１０ａＡ〜１０ａＣ、バイパスレジスタ１４ａ、命令レジスタ１６ａ、ＴＡＰコントローラ１８ａ、トライステートバッファ６４ａ、バッファ６６ａ、抵抗６８ａ及び出力端子２０ａを有する。
【００２６】複数のバウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣは、ＴＤＩとＴＤＯとの間で数珠つなぎに接続されており、２個のフリップフロップと２個のセレクタから構成される。
【００２７】バウンダリスキャンセル１０ａＡは、トライステートバッファ６４ａの出力をハイインピーダンス状態又は非ハイインピーダンス状態にするための制御信号をトライステートバッファ６４ａの制御端子に出力するものである。
【００２８】バウンダリスキャンセル１０ａＢは、トライステートバッファ６４ａの入力端子にテストパターン又はコアロジック２２ａの出力信号を出力するためのものである。バウンダリスキャンセル１０ａＣは、トライステートバッファ６４ａのバッファ６６ａの出力を入力して、出力端子２０ａの電圧レベルを測定するためのものである。
【００２９】コアロジック２２ａは、ＬＳＩ６２ａのロジック回路であり、バウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣに接続されている。バイパスレジスタ１４ａは、バウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣを数珠状に一巡させずに、ＴＤＯ端子に直接、信号を出力するための１ビットのレジスタである。
【００３０】命令レジスタ１６ａは、ＴＤＩから入力した命令コードを保持するためのレジスタである。ＴＡＰコントローラ１８ａは、ＴＭＳの入力シーケンスによってテスト回路全体の種々の動作を制御する状態遷移に従い、ＴＤＩから命令コードやデータを入力し、バウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣをコントロールするものである。
【００３１】トライステートバッファ６４ａは、制御端子に入力される制御信号に従い、出力をハイインピーダンス状態又はバウンダリスキャンセル１０ａＢの出力信号を出力端子２０ａに出力するものである。
【００３２】トライステートバッファ６４ａの制御端子は、バウンダリスキャンセル１０ａＡの出力端子に接続され、入力端子は、バウンダリスキャンセル１０ａＢの出力端子に接続されている。バッファ６６ａは、出力端子２０ａの電気信号を入力して、バウンダリスキャンセル１０ａＣに出力するものである。尚、ハッファ６６ａを無くし、出力端子２０ａとバウンダリスキャンセル１０ａＣとを直接接続してもよい。
【００３３】抵抗６８ａは、出力端子２０ａと第１電源電圧（例えば、接地電位）との間に設けられている。尚、抵抗６８ａの接続テスト（出力端子２０ａと第１電源電圧の間の接続）は、ＬＳＩ６２ａの単体の試験（トライステートバッファ６４ａの出力をハイインヒーダンス状態にして、出力端子２０ａの電位が第１電源電位に等しいことを確認する）により終了しており、接続が保証されている。
【００３４】抵抗７１は、ＬＳＩ６２ａの出力端子２０ａとＬＳＩ６２ｂの入力端子６ｂとを接続するための配線７１上の点Ｏ（例えば、出力端子２０ａが位置する点Ｍと入力端子６ｂが位置する点Ｎとの中央の点）と第２電源電圧との間に設けられている。
【００３５】抵抗６８ａ，７０の抵抗値Ｒ68a 、Ｒ70は、点Ｍと配線７１上の点Ｏとの間で配線７１が開放された時の出力端子２０ａの電圧Ｖ1 （第１電源電圧）と、配線７１が正常な場合の出力端子２０ａの電圧Ｖ2 が式（１）又は（２）を満足することが必要である。
【００３６】第１電源電圧Ｖ1 ＜第２電源電圧の場合は、 Ｖ1 ＜Ｖth＜Ｖ2 ・・・（１）
第１電源電圧Ｖ＞第２電源電圧の場合は、 Ｖ2 ＜Ｖth＜Ｖ1 ・・・（２）
但し、Ｖthは、バッファ６６ａの閾値電圧である。
【００３７】抵抗６８ａを接地し、抵抗７０を正電源に接続した場合は、例えば、Ｒ68a ＞＞Ｒ70の時、Ｖ2 ＝電源電圧（第２電源電圧）、Ｖ1 ＝０Ｖとなり、式（１）を満足する。本実施形態では、第１電源電圧を０Ｖ、第２電源電圧が正、Ｒ68a ＞＞Ｒ70とする。
【００３８】ＬＳＩ６２ｂは、バウンダリスキャン非対応のＬＳＩである。コアロジック２２ｂは、ＬＳＩ６２ｂのロジック回路である。入力バッファ８ｂは、バッファ回路であり、その入力端子は入力端子６ｂに接続され、その出力端子は出力バッファ１２ｂに接続されている。出力バッファ２０ｂは、バッファ回路であり、出力端子２０ｂに接続されている。出力端子２０ｂは、他のＬＳＩやコネクタピン等に接続される。
【００３９】以下、図２のプリント配線板の配線の接続試験の説明をする。
（Ａ） 配線７１の短絡試験ＬＳＩ６２ａ，６２ｂの単独の試験を終了し、良品であると判別されたＬＳＩ６２ａ，６２ｂを搭載したプリント配線板６０のＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴ及びＴＤＯに図示しないテスタを接続する。
【００４０】ＴＭＳとＴＣＫによりＴＡＰコントローラ１８ａを命令コードを入力するモードに設定して、ＴＤＩから試験命令を命令レジスタ１４に入力する。ＴＭＳ入力して、状態を遷移させることにより、ＴＡＰコントローラ１８ａは、命令レジスタ１４から試験命令を解読し、トライステートバッファ６４ａが“Ｈ”、“Ｌ”のテストパターンを出力するようにテストパターンをＴＤＩから入力する。
【００４１】ＴＡＰコントローラ１８ａは、テストパターンをＴＣＫに同期して、入力端子６ａから入力する。ＴＡＰコントローラ１８ａは、バウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣを制御して、テストパターンを巡回させる。
【００４２】バウンダリスキャンセル１０ａＡは、トライステートバッファ６４ａの出力を非インピーダンス状態になるよう制御信号を制御端子に出力する。バウンダリスキャンセル１０ａＢは、“Ｈ”、“Ｌ”のテストパターンをトライステートバッファ６４ａの入力端子に出力する。
【００４３】トライステートバッファ６４ａの出力は、出力端子２０ａ、配線７１に主力されると共に、バッファ６６ａに入力される。バッファ６６ａは、バウンダリスキャンセル１０ａに出力端子２０ａの電気信号（論理レベル）を出力する。ＴＡＰコントローラ１８ａは、バウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣを制御して、バッファ６６ａの出力を巡回させて、ＴＤＯから出力する。ＴＤＯ出力は、テスタに入力され、その論理レベルが測定される。
【００４４】配線７１の故障原因には、以下のものが考えられる。
■ Ｍ−Ｎ間が正常■ Ｍ−Ｎ間が短絡■ Ｏ−Ｎ間が正常、Ｏ−Ｍ間が開放■ Ｏ−Ｎ間が開放、Ｏ−Ｍ間が正常■ Ｏ−Ｎ間が短絡、Ｏ−Ｍ間が開放■ Ｏ−Ｎ間が開放、Ｏ−Ｍ間が短絡■ Ｏ−Ｎ間が開放、Ｏ−Ｍ間が開放これらの故障原因により、トライステートバッファ６４ａの出力の論理レベルと出力端子２０ａの論理レベルがとの関係が図３に示すようになる。図３中の“Ｚ”は、トライステートバッファ６４ａの出力がハイインピーダンス状態の時を示す。この図から、上記故障原因により、以下の場合に分けられる。
【００４５】（ａ） トライステートバッファ６４ａの出力が“Ｈ”の時、出力端子２０ａが“Ｈ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、出力端子２０ａが“Ｌ”の場合は、図３より、配線７１が■，■，■，■，■の時である。
【００４６】（ｂ） トライステートバッファ６４ａの出力が“Ｈ”の時、出力端子２０ａが“Ｈ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”、出力端子２０ａが“Ｈ”の場合は、図３より、配線７１が■，■の場合であって、“Ｈ”で短絡している時である。
【００４７】（ｃ） トライステートバッファ６４ａの出力が“Ｈ”の時、出力端子２０ａが“Ｌ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”、出力端子２０ａが“Ｌ”の場合は、図３より、配線７１が■，■の場合であって、“Ｌ”で短絡している場合である。
【００４８】即ち、出力端子２０ａの論理レベルが期待値と異なる場合は、■、■の場合であるとして、配線７１が短絡していると判別でき、配線７１が短絡していない場合は、配線７１が開放しているか否かの試験を行う。
【００４９】（Ｂ） 配線７１の開放試験上述したと同様にして、ＴＡＰコントローラ１８ａによりバウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣを制御して、トライステートバッファ６４ａの出力をハイインピーダンス状態（“Ｚ”）にして、出力端子２０ａの電圧レベルをバッファ６４ａ、バウンダリスキャンセル１０ａ及びＴＤＯを通して、テスタにより測定する。
【００５０】配線７１がＯ−Ｍ間で正常（■，■）であれば、式（１）により、出力端子２０ａが“Ｈ”となる。配線７１がＯ−Ｍ間で開放（■，■，■）であれば、“Ｌ”となる。よって、出力端子２０ａが“Ｈ”の時は、配線７１がＯ−Ｍ間で正常（■，■）であり、出力端子２０ａが“Ｌ”の時は、配線７１がＯ−Ｍ間で開放（■，■，■）であることが判明する。
【００５１】以上説明したように、第１実施形態によれば、バウンダリスキャン対応のＬＳＩとバウンダリスキャン非対応のＬＳＩ間の配線の短絡／開放／正常の試験を行うことが可能となる。
【００５２】第２実施形態図４は、本発明の第２実施形態によるプリント配線板のテスト容易化構造を示す図であり、図２中の構成要素と実質的に同一の要素には同一の符号を付している。
【００５３】第２実施形態のＬＳＩ７２ｂは、バウンダリスキャン非対応のＬＳＩであることは、第１実施形態のＬＳＩ６２ｂと同じであるが、トライステートバッファ６４ｂを有すること、ＬＳＩ７２ｂの外部端子７４ｂによりトライステートバッファ６４ｂの出力をハイインピーダンス状態にすることできること、ＬＳＩ６２ａはＬＳＩ７２ｂとの間で双方向に接続するためのトライステートバッファ６４ｂを有することが第１実施形態と異なる。
【００５４】このように、ＬＳＩ６４ａの端子６ａとＬＳＩ７２ｂの端子２０ｂとが双方向に接続されている場合は、ＬＳＩ６２ａに抵抗６８ａ、プリント配線板７１に抵抗７０を設けるだけで良い。
【００５５】以下、図４のプリント配線板６０の配線の接続試験の説明をする。プリント配線板６０を試験する場合は、図示しないテスタ等により端子７４ｂに制御信号を入力して、トライステートバッファ６４ｂの出力をハイインピーダンス状態にして、第１実施形態と同様にして、接続試験を行う。その後の接続試験は、第１実施形態と同様であり説明を省略する。
【００５６】以上説明したように、第２実施形態によれば、第１実施形態と同様の効果がある上に、ＬＳＩ間で双方向に接続する場合には、バウンダリスキャン対応のＬＳＩに抵抗６８ａ、プリント配線板６０に抵抗７０を設けるだけで良い。
【００５７】第３実施形態図５は、本発明の第３実施形態によるプリント配線板のテスト容易化構造を示す図であり、図２中の構成要素と実質的に同一の要素には同一の符号を付している。
【００５８】第３実施形態のＬＳＩ８０ｂは、バウンダリスキャン対応のＬＳＩであること、ＬＳＩ６２ａと同様に、トライステートバッファ６４ｂ、抵抗６８ｂ、バウンダリスキャンセル１０ｂＡ，１０ｂＢ，１０ｂＣを設けたことが第１実施形態のＬＳＩ６２ｂと異なる。
【００５９】トライステートバッファ６４ｂは、トライステートバッファ６４ａと同じ目的のバッファ回路であり、その制御端子はバウンダリスキャンセル１０ｂＡの出力端子に接続され、その入力端子はバウンダリスキャンセル１０ｂＢの出力端子に接続され、その出力端子は入力バッファ８ｂの入力端子に接続されている。
【００６０】抵抗６８ｂは、抵抗６８ａと同じ目的のものであり、端子６ｂと第１電源電圧との間に接続されている。抵抗６８ａ、７０は、式（１）又は（２）を満足すると共に、抵抗６８ｂは、配線７１がＭ−Ｏ間で開放状態の時の端子２０ａの電圧Ｖ1 （第１電源電圧）と、配線７１がＮ−Ｏ間で開放状態の時の端子６ｂの電圧Ｖ1 、配線７１が正常な場合の配線７１の電圧Ｖ3 が式（３）又は（４）を満足することが必要である。
【００６１】第１電源電圧Ｖ1 ＜第２電源電圧の場合は、 Ｖ1 ＜Ｖth＜Ｖ3 ・・・（３）
第１電源電圧Ｖ＞第２電源電圧の場合は、 Ｖ3 ＜Ｖth＜Ｖ1 ・・・（４）
但し、Ｖthは、バッファ６６ｂの閾値電圧である。
【００６２】抵抗６８ａ，６８ｂを接地し、抵抗７０を電源に接続して、Ｒ68a ＞＞Ｒ70，Ｒ68b ＞＞Ｒ70の時、Ｖ3 ＝電源電圧、Ｖ1 ＝０Ｖとなり、式（２），（３）を満足する。本実施形態では、Ｒ68a ＞＞Ｒ70，Ｒ68b ＞＞Ｒ70とする。
【００６３】以下、図５のプリント配線板６０の配線７１の接続試験の説明をする。ＬＳＩ６２ａ，６２ｂの単独の試験を終了し、良品であると判別されたＬＳＩ６２ａ，６２ｂが搭載されたプリント配線板６０のＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴ及びＴＤＯに図示しないテスタを接続する。
【００６４】ＴＭＳとＴＣＫによりＴＡＰコントローラ１８ａのモードを制御し、ＴＭＳ入力して、状態を遷移させることにより、トライステートバッファ６４ａの制御端子に非ハイインピーダンス状態となる制御信号をバウンダリスキャンセル１０ａＡより出力し、トライステートバッファ６４ｂの制御端子にハイインピーダンス状態となる制御信号をバウンダリスキャンセル１０ｂＡより、トライステートバッファ６４ａの入力端子に“Ｈ”、“Ｌ”のテストパターンをバウンダリスキャンセル１０ａＢより出力する。
【００６５】端子２０ａの論理レベル及び端子６ｂの論理レベルをバッファ６６ａ，６６ｂ、バウンダリスキャンセル１０ａＣ，１０ｂＣ、１０ａ，１０ｂを通してＴＤＯよりテスタ等により測定する。
【００６６】同様に、トライステートバッファ６４ａの出力をハイインピーダンス状態、トライステートバッファ６４ｂの出力を“Ｈ”、“Ｌ”となるように、テストパターンをＴＤＩより入力して、テスタ等により、端子２０ａ及び端子６ｂの電圧を測定する。
【００６７】配線７１の故障原因には、上述したと同様に、■〜■の場合が考えられる。図６〜図８は、トライステートバッファ６４ａ，６４ｂの出力の論理レベルと端子２０ａ，６ｂの論理レベルと故障原因との関係を示す図である。この図により、配線７１の故障に応じて、以下の場合に分けられる。
【００６８】（ａ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｈ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。
【００６９】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子１０ｂが“Ｈ”，端子２０ａが“Ｈ”、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子１０ｂが“Ｌ”、端子２０ａが“Ｌ”となる。
【００７０】（ｂ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子６ｂが“Ｈ”（又は“Ｌ”）、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｈ”（又は“Ｌ”）、端子６ｂが“Ｈ”（又は“Ｌ”）となる。
【００７１】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子ｂが“Ｈ”（又は“Ｌ”），端子６２０ａが“Ｈ”（“Ｌ”）、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｈ”（又は“Ｌ”）、端子２０ａが“Ｈ”（又は“Ｌ”）となる。
【００７２】（ｃ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子６ｂが“Ｈ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｈ”（又は“Ｌ”）、端子６ｂが“Ｈ”となる。
【００７３】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａが“Ｈ”（又は“Ｌ”）、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｈ”（又は“Ｌ”）となる。
【００７４】（ｄ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。
【００７５】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａが“Ｈ”、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｈ”となる。
【００７６】（ｅ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”（又は“Ｈ”）、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”（又は“Ｈ”）となる。
【００７７】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”（又は“Ｌ”），端子２０ａが“Ｌ”、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｈ”（又は“Ｌ”）、端子２０ａが“Ｌ”となる。
【００７８】（ｆ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子６ｂが“Ｌ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｈ”（又は“Ｌ”）、端子６ｂが“Ｌ”となる。
【００７９】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａが“Ｈ”（又は“Ｌ”）、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｈ”（又は“Ｌ”）となる。
【００８０】（ｇ） ■の場合トライステートバッファ６４ｂがハイインピーダンス状態の場合は、トライステートバッファ６４ａの出力が“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”、且つ、トライステートバッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。
【００８１】トライステートバッファ６４ａがハイインピーダンス状態の場合は、トライステートバッファ６４ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａが“Ｌ”、且つ、トライステートバッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｌ”となる。
【００８２】以上説明したように、第３実施形態によれば、配線７１がＯ−Ｍ間、Ｏ−Ｎ間でそれぞれ短絡／開放をしているかの試験することができる。尚、第３実施形態では、トライステートバッファ６４ｂ（６４ａ）をハイインピーダンス状態にした時に、端子２０ａ，６ｂの電圧を共に測定するようにしたが、トライステートバッファ６４ａをハイインピーダンス状態にした時は、端子２０ａの電圧のみ測定して、第１実施形態と同様にして、配線７１のＯ−Ｍ間が正常／短絡／Ｍ点以降の開放の試験を行う。そして、トライステートバッファ６４ｂをハイインピーダンス状態にした時は、端子６ｂの電圧のみ測定して、配線７１のＯ−Ｎ間が正常／短絡／Ｎ点以降の開放の試験を行って、総合的に配線７１の不具合を特定するようにしてもよい。
【００８３】第４実施形態図９は、本発明の第４実施形態によるプリント配線板のテスト容易化構造を示す図であり、図５中の構成要素と実質的に同一の要素には同一の符号を付している。
【００８４】第４実施形態のＬＳＩ８２ａ，８２ｂは、スイッチ素子８４ａ，８４ｂを設けたこと、スイッチ素子８４ａ，８４ｂのオン／オフを制御する制御信号を出力するバウンダリスキャンセル１０ａＤ，１０ｂＤを設けたことが第３実施形態のＬＳＩ６２ａ，８０ｂと異なる。
【００８５】スイッチ素子８４ａ，８４ｂは、消費電流を抑制するためのものであり、運用時には、オフして、プリント配線板６０の接続試験時にみオンさせる。スイッチ素子８４ａ，８４ｂは、端子２０ａ，６ｂと抵抗６８ａ，６８ｂとの間に設けられ、ＦＥＴ等で構成する。抵抗６８ａ，６８ｂ及び抵抗７０は、運用時の消費電流を抑制するという観点から、抵抗Ｒ70を十分大きくすることが望ましい。
【００８６】図９のプリント配線板６０の配線７１の試験は、バウンダリスキャンセル１０ａＤ，１０ｂＤからスイッチ素子８４ａ，８４ｂの制御端子（例えば、ゲート電極）に制御信号を出力して、スイッチ素子８４ａ，８４ｂをオンさせてから、第３実施形態と同様にして試験をする。運用時には、スイッチ素子８４ａ，８４ｂをオフする。これにより、運用時に抵抗７０，６８ａ，６８ｂを通して電流が流れることを阻止することができる。
【００８７】以上説明したように、第４実施形態によれば、第３実施形態と同様の効果がある上に、消費電流を抑制することができる。尚、本実施形態では、スイッチ素子８４ａ，８４ｂをオン／オフさせる制御信号をバウンダリスキャンセル１０ａＤ，１０ｂＤから入力する構成としたが、ＬＳＩ８２ａ，８２ｂに入力端子６ａ，６ｂを設け、これらとスイッチ素子８４ａ，８４ｂの制御端子とを接続して、テスタ等により入力端子６ａ，６ｂに制御信号を入力するようにしても良い。
【００８８】第５実施形態図１０は、本発明の第５実施形態によるプリント配線板のテスト容易化構造を示す図であり、図２中の構成要素と実質的に同一の要素には同一の符号を付している。
【００８９】第５実施形態のＬＳＩ９０ａ，９０ｂは、配線７１，９９にて、平衡伝送を行う機能を有し、トライステートバッファ９２ａ、抵抗９６ａ、抵抗９８及び増幅回路１００ｂを設けたことが第１実施形態のＬＳＩ６４ａ，６４ｂと異なる。
【００９０】トライステートバッファ９２ａは、正相信号を出力する第１端子と逆相信号を出力する第２端子とを有する。バッファ９４ａは、トライステートバッファ９２ａの第２端子の出力を入力するバッファであり、その出力端子は、バウンダリスキャンセル１０ａＤに接続されている。抵抗９６ａは、第２端子と第３電源電圧との間に接続されている。
【００９１】抵抗９８は、第４電源電圧と配線９９との間に接続されている。抵抗９６ａ，９８の抵抗値は、第１実施形態と同様に、第２端子の電圧がＰ−Ｑ間が正常な場合と開放されている場合で、出力端子２０ａの論理レベルが異なれば良く、式（１）又は（２）と同様の関係を満足する。
【００９２】差動増幅回路１００ｂは、配線７０，９８等へのノイズ等の影響により変動した信号の電圧の差分を取って、ノイズの影響を除去するためのものであり、入力端子６ｂに接続されている。
【００９３】配線７１，９９の接続試験・開放試験は、第１実施形態と同様なので説明を省略する。これにより、平衡伝送の場合においても、配線７１，９９の接続・開放試験を行うことができる。
【００９４】第６実施形態図１１は、本発明の第６実施形態によるプリント配線板のテスト容易化構造を示す図であり、図２中の構成要素と実質的に同一の要素には同一の符号を付している。
【００９５】第６実施形態のプリント配線板６０は、ＬＳＩ１０２ｂが外部端子６ｂから非ハイインピーダンス／ハイインピーダンス状態が制御されるトライステートバッファ１０４を有すること、抵抗１０６を設けたことが第１実施形態と異なる。
【００９６】トライステートバッファ１０４は、テスタ１０８から入力端子６ｂに入力される制御信号によりハイインピーダンス状態と非ハイインピーダンス状態とが制御可能であり、入力端子６ｂの論理レベルにより出力端子２０ｂの論理レベルが一意的に確定するものである。
【００９７】抵抗１０６は、配線７１の開放試験を行うための抵抗７０と同様の配線１０５の開放試験を行うためのものであり、配線１０５と電源（又はグラウンド）との間に設けられている。
【００９８】テスタ１０８は、配線７１，１０５の接続試験・開放試験を行うための試験装置であって、配線１０５にコネクタ等により接続される出力端子１０７に接続される入力端子１０９とグラウンド（又は電源）との間に抵抗１１０を有する。
【００９９】抵抗１０６と抵抗１１０の抵抗値Ｒ106 、Ｒ110 は、式（１）又は（２）と同様の関係式を満足する。入力端子１０９には、ハッファ１１２及びトライステートバッファ１１４が接続されている。
【０１００】以下、図１１のプリント配線板６０の接続試験の説明をする。配線７１の接続試験は、第１実施形態と同様なので説明を省略する。
（Ａ） 配線１０５の短絡試験トライステートバッファ１０４ｂをハイインピーダンス状態にする。テスタ１０８のトライステートバッファ１１４から“Ｈ”、“Ｌ”を出力して、バッファ１１２より入力端子１０９の論理レベルを測定して、配線７１と同様の方法により、配線１０５が正常・開放／短絡を確認する。
【０１０１】（Ｂ） 配線１０５の開放試験配線１０５の短絡試験により、配線７１の正常、且つ、配線１０５が正常・開放である時、トライステートバッファ１０４ｂを非ハイインピーダンス状態にすると共に、ＬＳＩ６２ａから配線７１を通して、入力端子６ｂに“Ｈ”、“Ｌ”のテストパターンを入力する。トライステートバッファ１０４ｂは、入力端子６ｂからテストパターンを入力して、コアロジック等を通して、出力端子２０ｂに出力する。
【０１０２】出力端子２０ｂの論理レベルは、入力端子６ｂの論理レベルにより一意的に決まるので、テスタ１０８の入力端子１０９を出力端子１０７に接続し、テスタ１０８のトライステートバッファ１１４をハイインピーダンス状態にして、バッファ１１２の出力レベルをテスタ１０８より測定する。
【０１０３】バッファ１１２の出力レベルが期待値と一致すれば、配線１０５が正常であると判断し、期待値と一致しなければ、配線１０５がＬＳＩ１０２ｂの出力端子２０ｂのＳ（ＬＳＩ１０２ｂの出力端子２０ｂの点）以降で開放していると判断する。
【０１０４】配線１０５がＳ以降で開放している場合、トライステートバッファ１０４ｂ及びトライステートバッファ１１４をハイインピーダンス状態にして、バッファ１１２の出力レベルをテスタ１０８により測定する。
【０１０５】バッファ１１２の出力レベルが“Ｈ”であれば、Ｑ（抵抗１０６と配線１０５との接続点）−Ｔ（出力端子１０７の点）が正常、Ｓ−Ｑ間で開放していると判断する。バッファ１１２の出力レベルが“Ｌ”であれば、Ｑ−Ｔ間で開放していると判断する。
【０１０６】以上説明したように、第６実施形態によれば、ＬＳＩの出力端子とコネクタ等で接続される出力端子との間の配線の開放を特定することができる。
第７実施形態図１２は、本発明の第７実施形態によるプリント配線板のテスト容易化構造を示す図であり、図２中の構成要素と実質的に同一の要素には同一の符号を付している。
【０１０７】プリント配線板６０には、スイッチ回路１１８、抵抗１２４及びＬＳＩ１１０ａが搭載されている。スイッチ回路１１８は、電源とグラウンド間でスイッチングする切替開閉スイッチであり、ＤＩＰスイッチ等である。
【０１０８】スイッチ回路１１８は、抵抗１２０及び１２２を通して、電源及びグラウンドに接続されている。抵抗１２４は、スイッチ回路１１８とＬＳＩ１１０ａの入力端子６ａとの間に接続されている。
【０１０９】ＬＳＩ１１０ａは、バウンダリスキャン対応のＬＳＩであり、バウンダリスキャンセル１０ａ等に加えて、トライステートバッファ１１４ａ、トライステートバッファバッファ１１４ａの制御端子に制御信号を出力するバウンダリスキャンセル１０ａＦ、トライステートバッファバッファ１１４ａの入力端子に出力するバウンダリスキャンセル１０ａＧ、バッファ８ａの出力を入力するバウンダリスキャンセル１０ａＨ及び抵抗１１６ａを有する。
【０１１０】抵抗１１６ａ，１２４は、スイッチ回路１１８と入力端子６ａとを接続する配線１２５が正常の場合の入力端子６ａの論理レベルと配線１２５が開放の場合の入力端子６ａの論理レベルとが異なるように式（１）又は（２）と同様にその抵抗値Ｒ116aとＲ124 を設定する。例えば、電源を正電圧、抵抗１１６ａを接地して、Ｒ124 ＋Ｒ120 ＜＜Ｒ116aとする。
【０１１１】以下、図１２のプリント配線板６０の接続試験の説明をする。
（Ａ） 配線１２５の短絡試験トライステートバッファ１１４ａより“Ｈ”、“Ｌ”のテストパターンを出力して、バッファ８ａの出力レベルをバウンダリスキャンセル１０ａＨ，１０ａ等を通して、テスタ等により測定して、期待値と比較する。期待値と一致しなければ、配線１２５が電源／グラウンドと短絡していると判断する。
【０１１２】（Ｂ） 配線１２５の開放試験スイッチ回路１１８を電源側に接続し、トライステートバッファ１１４ａをハイインピーダンス状態にして、入力端子６ａの論理レベルをバウンダリスキャンセル１０ａＨ，１０ａ等を通して、テスタ等により測定する。入力端子６ａが“Ｈ”ならば、配線１２５が正常、入力端子６ａが“Ｌ”ならば、Ｍ−Ｎ間で開放していると判断する。
【０１１３】以上説明したように、第７実施形態によれば、スイッチ回路とバウンダリスキャン対応のＬＳＩ間の配線の開放試験を行うことができる。
第８実施形態図１３は、本発明の第８実施形態によるプリント配線板のテスト容易化構造を示す図であり、図１３中の構成要素と実質的に同一の要素には同一の符号を付している。
【０１１４】第８実施形態と第７実施形態とは、スイッチ回路１２６を開閉スイッチとして、電源とグラウンド間に設けたこと、スイッチ回路１２６と電源間に抵抗１２８を設けたことが異なる。抵抗１２４は、スイッチ回路１２６と配線１２５との間に接続されている。抵抗１２８、１２４、１１６ａは、図１３中の抵抗１２０，１２４，１１１６ａと役割は同じである。図１３のプリント配線板６０の接続試験は、スイッチ回路１２６を開いて、スイッチ回路１２６を電源と接続した状態で、第７実施形態と同様にして行う。
【０１１５】
【発明の効果】以上説明したように、本発明によれば、バウンダリスキャン対応のＬＳＩに抵抗と、プリント配線板上の配線に抵抗とを設けたので、配線の開放障害を判別することができる。
【出願人】 【識別番号】０００００５２２３
【氏名又は名称】富士通株式会社
【出願日】 平成１０年（１９９８）３月２０日
【代理人】 【弁理士】
【氏名又は名称】松本 昂
【公開番号】 特開平１１−２７１４００
【公開日】 平成１１年（１９９９）１０月８日
【出願番号】 特願平１０−７１５２２