| 【発明の名称】 |
半導体集積回路及びその試験方法 |
| 【発明者】 |
【氏名】知工 研太
【氏名】青山 新太郎
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| 【要約】 |
【課題】試験の容易化を実現しながら、通常モードでの動作時には貫通電流による消費電力の増大を抑制して安定な動作を実現する。
【解決手段】テスト回路１が、テスト選択制御信号ＴＴの供給に応答して大規模マクロ８の出力信号Ａとテスト信号Ｂとのいずれか一方を選択して選択信号Ｙとして出力する選択機能部２と、制御信号Ｃの供給に応答して選択信号Ｙ対応の出力信号ＴＳを大規模マクロ８のみに供給するときは駆動能力を小さくし、テスト出力端子ＴＯ４に出力するときは駆動能力を大きくするよう制御する駆動調整機能部３とを備える。 |
【特許請求の範囲】
【請求項１】 少なくとも１個の大規模マクロと、テスト選択制御信号の供給に応答して前記大規模マクロの出力信号対応の選択信号を次段の内部回路と外部出力端子とに選択的に出力するテスト回路とを備える半導体集積回路において、前記テスト回路が、前記テスト選択制御信号の供給に応答して前記大規模マクロの出力信号と所定のテスト信号とのいずれか一方を選択して選択信号として出力する選択回路と、前記選択信号を前記内部回路のみに供給するときは前記選択信号の駆動能力を小さくし前記外部出力端子に出力するときは前記選択信号の駆動能力を大きくするよう制御する駆動能力調整手段を備えることを特徴とする半導体集積回路。
【請求項２】 前記内部回路が、第１の大規模マクロである前段の前記大規模マクロの次段に配置した第２の大規模マクロであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】 前記駆動能力調整手段が、前記選択信号の供給に応答してバッフア出力信号を出力する出力バッフア回路と、駆動能力制御信号の供給に応答して前記出力バッフアへの供給電流容量の大小を選択的に切り換える電流容量切換手段を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項４】 前記電流容量切換手段が、一端を電源に接続し他端を前記出力バッフア回路の電源供給端子に接続した電流能力の小さい小サイズのＭＯＳトランジスタと、前記小サイズのＭＯＳトランジスタと並列接続した電流能力の大きい大サイズのＭＯＳトランジスタとを備え、各々のゲートを前記駆動能力制御信号で制御することにより電流供給容量を切り換えることを特徴とする請求項２記載の半導体集積回路。
【請求項５】 前記出力バッフア回路が、ゲート同士を共通接続し前記選択信号の供給を受けドレイン同士を共通接続し前記バッフア出力信号を出力する第１の導電型の第１のＭＯＳトランジスタと第２の導電型の第２のＭＯＳトランジスタとを備え、前記電流容量切換手段が、ソースを第１の電源にドレインを前記第１のＭＯＳトランジスタのソースにそれぞれ接続しゲートに前記駆動能力制御信号の供給を受ける電流能力の小さい小サイズ第１の導電型の第３のＭＯＳトランジスタと、ソースを第２の電源にドレインを前記第２のＭＯＳトランジスタのソースにそれぞれ接続しゲートに前記駆動能力制御信号を反転した反転駆動能力制御信号の供給を受ける前記小サイズの第２の導電型の第４のＭＯＳトランジスタと、ソースを第１の電源にドレインを前記第１のＭＯＳトランジスタのソースにそれぞれ接続しゲートに前記反転駆動能力制御信号の供給を受ける電流能力の大きい大サイズ第１の導電型の第５のＭＯＳトランジスタと、ソースを第２の電源にドレインを前記第２のＭＯＳトランジスタのソースにそれぞれ接続しゲートに前記駆動能力制御信号の供給を受ける前記大サイズ第２の導電型の第６のＭＯＳトランジスタとを備えることを特徴とする請求項２記載の半導体集積回路。
【請求項６】 前記駆動能力制御信号を反転し反転駆動能力制御信号を生成するインバータを備えることを特徴とする請求項３記載の半導体集積回路。
【請求項７】 少なくとも１個の大規模マクロと、テスト選択制御信号の供給に応答して前記大規模マクロの出力信号対応の選択信号を次段の内部回路と外部出力端子とに選択的に出力するテスト回路とを備える半導体集積回路の試験方法において、前記テスト回路が、前記テスト選択制御信号の供給に応答して前記大規模マクロの出力信号と所定のテスト信号とのいずれか一方を選択して選択信号として出力し、前記選択信号を前記内部回路のみに供給するときは前記選択信号の駆動能力を小さくし前記外部出力端子に出力するときは前記選択信号の駆動能力を大きくするよう制御することを特徴とする半導体集積回路の試験方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は半導体集積回路及びその試験方法に関し、特に大規模マクロとそのテスト回路を内蔵する半導体集積回路及びその試験方法に関する。
【０００２】
【従来の技術】昨今の半導体集積回路の大規模化につれて、アナログ回路やメモリ回路も一つのマクロとして半導体集積回路に内蔵することは一般的となり、さらに近年のＤＲＡＭ混載技術の確立やＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）と呼ばれるマクロコアがビジネスとしても流通するようになったことを背景に、システムＬＳＩはさらに複雑な大規模マクロを内蔵するようになった。これらの大規模マクロを内蔵するシステムＬＳＩの試験方法として、大規模マクロ間にテスト回路を設定し、システムＬＳＩの外側からこれらの大規模マクロに対して、他の回路や大規模マクロを介さずに直接信号を入力したり、あるいは試験対象の大規模マクロの出力信号を他の回路や大規模マクロを介さずに直接外部へ出力できるようにし、あたかも単体で試験できるようにしたマクロの分離試験方法は公知の技術としてかなり普及している。
【０００３】実際の大規模マクロを内蔵した半導体集積回路の一例として、ＤＲＡＭコアを内蔵したＤＲＡＭ−ＡＳＩＣが近年注目を浴びている。Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，１９９７年８月号，Ｐ７６−Ｐ１０３には、上記内蔵ＤＲＡＭコアの試験方法として、ＤＲＡＭ試験専用の入出力端子を設定し、この端子からダイレクトにＤＲＡＭコアへのアクセスを可能とする試験法の提案を、各社が発表している。従来の第１の一般的なマクロ分離試験回路を内蔵するこの種の半導体集積回路の基本構成をブロックで示す図４を参照すると、この従来の第１の半導体集積回路は、２つの大規模マクロ８，９と、これら大規模マクロ８，９間に設定されたテスト回路１１とを備える。
【０００４】次に、図４を参照して、従来の第１の半導体集積回路の動作について説明すると、まず、通常の動作モードの時は、テスト回路１１は、入力選択端子ＴＴから供給を受ける選択制御信号Ｔのレベルを’０’とし、テスト回路１１は選択制御信号Ｔのレベル’０’に応答してこの前段の大規模マクロ８の出力信号Ａを入力として選択し、次段の大規模マクロ９に供給する。
【０００５】これに対しテスト時には、選択制御信号Ｔのレベルを’１’とし、テスト回路１１は選択制御信号Ｔのレベル’１’に応答してテスト用入力端子ＴＢを介して供給されるテスト信号Ｂを入力として選択し、次段の大規模マクロ９に供給する。この時、テスト回路１１の手前の大規模マクロ８は入力端子ＴＩ１，ＴＩ２，出力端子ＴＯ３，テスト用出力端子ＴＴＳにより単体試験が可能になり、テスト回路１１の後段の大規模マクロ９はテスト入力端子ＴＢ，入力端子ＴＩ３，出力端子ＴＯ１，ＴＯ２により単体試験が可能となる。
【０００６】以上が一般的な従来の第１のマクロ分離試験の基本概念である。
【０００７】また、これに改良を加える方法については様々な提案がなされている。その一例として特開平４−２１１５０８１号公報記載の従来の第２の半導体集積回路がある。
【０００８】マクロ分離試験方法を適用する従来の第２の半導体集積回路を図４と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図５を参照すると、この従来の第２の半導体集積回路の前述の第１の半導体集積回路との相違点は、第２，第３のテスト回路１２，１３をさらに備え、大規模マクロ８，９の各々とテスト回路１１，１２の各々とをグループ化してそれぞれ１つの大規模マクロブロック１００，１０１を形成した上で、大規模マクロブロック１００，１０１間にさらにもう一段のテスト回路１３を追加することである。
【０００９】これにより、大規模マクロを動作させるための複雑なテストパターンを必要とすることなしに、大規模マクロ間の配線の接続試験を行うものである。また、特開平４−４９６３７号公報記載の従来の第３の半導体集積回路を図５と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この従来の第３の半導体集積回路の前述の第２の半導体集積回路との相違点は、大規模マクロをメガマクロ１０８とユーザマクロ１０９に分類したうえで、従来ユーザマクロ１０９側だけに設定されていたテスト回路をメガマクロ１０８の周辺にも配置し、メガマクロ１０８とテスト回路１１をメガマクロブロック１００Ａとしてグループ化し、一方でユーザマクロ１０９もテスト回路１２，１４をユーザーマクロブロック１０１Ａとしてグループ化することである。これにより、マクロ間配線数を減らし、かつ信号配線経路を最適化することで配線遅延を削減することを意図としている。
【００１０】しかしながら、上述の第１，第２及び第３の従来の半導体集積回路は、次段の大規模マクロを駆動する場合と出力をそのまま端子からＬＳＩの外部に引き出し、例えばＬＳＩテスタのコンパレータ回路等の検出回路で信号検出する場合とで同一の出力回路を使用することになる。図４及び図５のテスト出力端子ＴＴＳに関わる信号経路がこれに該当する。
【００１１】一般的にＣＭＯＳ型のＬＳＩで考えた場合、ＬＳＩ内部の次段回路の所要駆動電流はμＡオーダだが、ＬＳＩの外側に接続される５０Ω系の伝送路やその先の検出回路を駆動するにはｍＡオーダの駆動電流が必要となる。
【００１２】従来の第１の半導体集積回路の基本構成から明らかなように、ＬＳＩに内蔵された大規模マクロ８，９の出力をＬＳＩの外から観測及び検出するためには、通常機能の周辺バッファと同等の駆動能力、すなわちｍＡオーダの駆動電流の出力回路を準備する必要がある。
【００１３】ここで問題なのは通常モードでＬＳＩが動作する場合、次段の大規模マクロを動作させるために、μＡオーダの電流で十分であるのに、常に大電流を駆動する出力回路が動作し、ＣＭＯＳ回路の消費電力の大きな要因となる貫通電流を流すことになることである。言い換えれば、このマクロの分離試験方法を採用した従来の半導体集積回路は通常モードで動作する時も消費電力が増大するという問題点を内包している。また、このような大電流を駆動できる出力回路で負荷の軽い後段回路を駆動することになると、オーバシュート、アンダーシュートのような波形の歪みが出やすくなる。このような波形の歪みは、後段回路が組み合わせ回路であれば問題も少ないが、順序回路のクロック信号やリセット信号のような制御系の信号である場合、後段回路を誤動作させる要因となる。つまり、通常モードでの動作に対し、動作を不安定にさせるおそれがある。この課題を解決するアプローチとして考えられる図７に示す従来の第４の半導体集積回路及びその試験方法は、大規模マクロ９とテスト回路１１をグループ化した大規模マクロブロック１００Ｂを入力端子ＴＩから出力端子ＴＯまでチェイン接続し、試験対象となる大規模マクロの検出対象出力信号をテスト回路１１を何段も経由させ、最終的に通常モードで使用する出力端子ＴＯにまで到達させ、ここで観測する。
【００１４】しかし、この従来の第４の半導体集積回路及びその試験方法には２つの問題点がある。１つは冗長な信号経路を伝搬するため、配線遅延が増加するということである。この問題は単に遅延時間の大きさの問題だけでなく、アドレスやデータといったバス信号については、その同一属性の信号相互の遅延時間のばらつきを大きくさせる問題もあり、場合によっては大規模マクロの出力端では正常なタイミングで信号出力していても、最終段の出力端子を受け取った信号検出側では、その遅延時間の増加や信号相互間の遅延時間のばらつきから、異常と判定される可能性もある。
【００１５】また、もう１つの問題は、外部に取り出したい大規模マクロの出力信号の数に対し、中継のための他の大規模マクロ周辺のテスト回路の数や、最終的な端子の数が必ずしも一致あるいは十分ではない場合があることである。この問題を回避するためには既知のテスト回路１１以外にも多重・分配回路を経由させで調整する方法が考えられるが、これは１番目の問題をさらに増幅させ、またその制御も複雑化することになる。
【００１６】
【発明が解決しようとする課題】上述した従来の第１，第２及び第３の半導体集積回路及びその試験方法は、次段の大規模マクロを駆動する場合と出力をそのままＬＳＩの外部に引き出し外部の検出回路で信号検出する場合とで同一の出力回路を使用しているため、この出力回路は上記外部回路の駆動能力を必要とすることから通常動作では駆動能力が過剰となり、貫通電流による消費電力の増大要因となるという欠点があった。
【００１７】また、このような大電流駆動能力を有する出力回路で負荷の軽い後段回路を駆動すると、オーバシュート、アンダーシュートなどの波形歪みが生じ易くなり、このような波形歪みは、順序回路のクロック信号やリセット信号等の制御系の信号である場合は後段回路の誤動作要因となることにより、通常モードでの動作を不安定にさせるおそれがあるという欠点があった。
【００１８】上記欠点の解決を図った従来の第４の半導体回路及びその試験方法は、冗長な信号経路を伝搬するため配線遅延が増加することと、外部出力対象の大規模マクロの出力信号の数に対し、中継用の他の大規模マクロ周辺のテスト回路の数や最終的な端子の数が必ずしも一致あるいは十分ではない場合があることとから、実用化が困難であるという欠点があった。
【００１９】本発明の目的は、大規模マクロを内蔵するＬＳＩに対し、マクロの分離試験方法を適用することで試験の容易化を実現しながら、かつ、通常モードでの動作時には、貫通電流による消費電力の増大を抑制し、かつ安定な動作を実現する半導体集積回路及びその試験方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体集積回路は、少なくとも１個の大規模マクロと、テスト選択制御信号の供給に応答して前記大規模マクロの出力信号対応の選択信号を次段の内部回路と外部出力端子とに選択的に出力するテスト回路とを備える半導体集積回路において、前記テスト回路が、前記テスト選択制御信号の供給に応答して前記大規模マクロの出力信号と所定のテスト信号とのいずれか一方を選択して選択信号として出力する選択回路と、前記選択信号を前記内部回路のみに供給するときは前記選択信号の駆動能力を小さくし前記外部出力端子に出力するときは前記選択信号の駆動能力を大きくするよう制御する駆動能力調整手段とを備えて構成されている。
【００２１】本発明の半導体集積回路の試験方法は、少なくとも１個の大規模マクロと、テスト選択制御信号の供給に応答して前記大規模マクロの出力信号対応の選択信号を次段の内部回路と外部出力端子とに選択的に出力するテスト回路とを備える半導体集積回路の試験方法において、前記テスト回路が、前記テスト選択制御信号の供給に応答して前記大規模マクロの出力信号と所定のテスト信号とのいずれか一方を選択して選択信号として出力し、前記選択信号を前記内部回路のみに供給するときは前記選択信号の駆動能力を小さくし前記外部出力端子に出力するときは前記選択信号の駆動能力を大きくするよう制御することを特徴とするものである。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態を特徴付けるテスト回路１をブロックで示す図１を参照すると、この図に示す本実施の形態のテスト回路１は、信号選択端子ＴＴからの選択制御信号Ｔの供給に応答して入力端子ＴＡからの前段の通常動作での大規模マクロからの信号Ａの供給及び入力端子ＴＢからの試験動作モード信号Ｂのいずれか一方を選択的し選択信号Ｙを出力する選択機能部２と、制御端子ＴＣからの出力先によって駆動能力を制御する制御信号Ｃの供給に応答して駆動能力を調整した選択信号Ｙ対応の出力信号Ｓを出力端子ＴＳに出力する調整機能部３とを備える。
【００２３】次に、図１を参照して本実施の形態のテスト回路１の動作について説明すると、まず、選択機能部２は、従来のテスト回路１１と同様に、選択制御信号Ｔが’０’の時、大規模マクロからの信号Ａを入力として選択し、選択制御信号Ｔが’１’の時は試験動作モード信号Ｂを選択し、選択信号Ｙを出力し、次段の駆動調整機能部３に供給する。駆動調整機能部３は、通常駆動能力動作と外部駆動用の高駆動能力動作とを切り換える可変バッフアを有し、制御信号Ｃが’０’ならば、内部の次段回路を駆動対象とし、内部回路を駆動するよう通常駆動能力動作となる。
【００２４】一方、テスト用外部端子を経由して大規模マクロの出力信号を観測する場合は、駆動対象の負荷は通常動作より大きくなるので、制御信号Ｃを’１’とし、それに適した駆動能力を有する高駆動能力動作となるよう制御を行う。
【００２５】次に、本実施の形態のテスト回路１の駆動調整機能部３をＣＭＯＳ回路で構成した具体回路例を回路図で示す図２を参照すると、この図に示す駆動調整機能部３は、ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３３とから構成される出力回路３１と、通常駆動能力用のＰＭＯＳトランジスタＰ３１と、高駆動能力用のゲート幅Ｗすなわちサイズを大きくしたＰＭＯＳトランジスタＰ３２と、通常駆動能力用のＮＭＯＳトランジスタＮ３１と、高駆動能力用のゲート幅Ｗを大きくしたＮＭＯＳトランジスタＮ３２と、制御信号Ｃを反転し反転制御信号ＣＢを出力するインバータＩ３１とを備える。
【００２６】次に、図２を参照して、駆動調整機能部３の動作について説明すると、まず、入力選択部２で選択した選択信号Ｙは、駆動調整機能部３の出力回路３１に供給される。まず、出力先が次段の内部回路である通常動作の場合は、制御信号Ｃのレベルは’０’であり、この制御信号Ｃの’０’，及びその反転信号ＣＢの’１’に応答して通常動作対応の小サイズのトランジスタＰ３１，Ｎ３１の各々を導通させ、大サイズのトランジスタＰ３２，Ｎ３２を遮断する。したがって、出力回路３１の電源はトランジスタＰ３１，Ｎ３１を経由して供給され、電流値はこれらトランジスタＰ３１，Ｎ３１で決定され、スイッチング時に大きな貫通電流は流れない。これにより、通常動作時の消費電力の不要な増大を抑圧できる。
【００２７】次に、駆動調整機能部３の出力先が試験端子ＴＴＳを経由した外部の試験回路であるテスト動作の場合は、制御信号Ｃのレベルは’１’であり、この制御信号Ｃの’１’，及びその反転信号ＣＢの’０’に応答して高駆動能力動作対応の大サイズのトランジスタＰ３２，Ｎ３２の各々を導通させ、小サイズのトランジスタＰ３１，Ｎ３１を遮断する。したがって、出力回路３１の電源はトランジスタＰ３２，Ｎ３２を経由して供給され、電流値はこれらトランジスタＰ３２，Ｎ３２で決定され、十分な負荷駆動能力を得ることができる。
【００２８】本実施の形態のテスト回路１を大規模マクロを内蔵した本発明の第２の実施の形態の半導体集積回路を図５と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図３を参照すると、この図に示す本実施の形態の半導体集積回路は、従来と共通の大規模マクロ８，９に加えて、テスト回路１１の代わりにこれら大規模マクロ８，９間に設定された第１の実施の形態のテスト回路１を備える。
【００２９】次に、図３を参照して本実施の形態の動作について説明すると、まず通常の動作モードの時は、入力選択端子ＴＴから供給を受ける選択制御信号Ｔ及び制御端子ＴＣから供給を受ける制御信号Ｃの各々のレベルを’０’に設定する。テスト回路１の選択機能部２は、選択制御信号Ｔのレベル’０’に応答してこの前段の大規模マクロ８の出力信号Ａを入力として選択し、選択信号Ｙとして駆動調整機能部３に供給する。駆動調整機能部３は制御信号Ｃのレベル’０’に応答して通常駆動能力動作となり、選択信号Ｙ対応の出力信号ＴＳを次段の大規模マクロ９に供給する。
【００３０】次に、試験対象となる大規模マクロ８を分離試験する場合は、選択制御信号Ｔのレベルを’０’に、制御信号Ｃのレベルを’１’にそれぞれ設定する。テスト回路１の選択機能部２は、選択制御信号Ｔのレベル’０’に応答してこの前段の大規模マクロ８の出力信号Ａを入力として選択し、選択信号Ｙを出力する。駆動調整機能部３は制御信号Ｃのレベル’１’に応答して高駆動能力動作となり、選択信号Ｙ対応の高駆動電流の出力信号ＴＳをテスト用の出力端子ＴＴＳに供給する。
【００３１】次に、試験対象となる大規模マクロ９を分離試験する場合は、選択制御信号Ｔのレベルを’１’に、制御信号Ｃのレベルを’０’にそれぞれ設定する。テスト回路１の選択機能部２は、選択制御信号Ｔのレベル’１’に応答して入力端子ＴＢから供給を受ける試験動作モード信号Ｂを選択し、この信号Ｂ対応の選択信号Ｙを出力する。駆動調整機能部３は制御信号Ｃのレベル’０’に応答して通常駆動能力動作となり、選択信号Ｙ対応の出力信号ＴＳを次段の大規模マクロ９に供給する。
【００３２】以上の３つの動作モードを使用することにより、通常動作での消費電力を増大させることなく、マクロ分離試験用のテスト回路を内蔵した半導体集積回路を実現できる。
【００３３】
【発明の効果】以上説明したように、本発明の半導体集積回路及びその試験方法は、テスト回路が、選択信号を内部回路のみに供給するときは駆動能力を小さくし外部出力端子に出力するときは駆動能力を大きくするよう制御する駆動能力調整手段を備えることにより、試験の容易性を犠牲にすることなく、通常の動作モード時には余剰な貫通電流の増大を抑圧できるので、消費電力の増加を抑制できるという効果がある。
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| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
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| 【出願日】 |
平成９年（１９９７）１２月１９日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】京本 直樹 （外２名）
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| 【公開番号】 |
特開平１１−１８３５７１ |
| 【公開日】 |
平成１１年（１９９９）７月９日 |
| 【出願番号】 |
特願平９−３５０３１３ |
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