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【発明の名称】 半導体装置及び該半導体装置のテスト方法
【発明者】 【氏名】河内 敏彦
【要約】 【課題】回路のオーバヘッドを小さくし、かつ、活性化パターンの生成時間を短縮できるようにする。

【解決手段】開示される半導体装置は、ｐ個の組合わせ回路と、吐き出しクロック及びこのクロックの後に出力される取り込みクロックを生成する遅延部２と、切替え入力端子がノーマルモードであるとき、データ入力端子からのデータを取り込み可能になり、スキャンシフトモードのとき、スキャン入力端子からのデータを取り込み可能になり、このデータ入力端子又はスキャン入力端子に加えられたデータを上記取り込みクロックで取り込んで保持し、保持しているデータを上記吐き出しクロックで出力する、上記各組合わせ回路の出力数と同じ数のフリップフロップとを備え、各フリップフロップは、上記組合わせ回路の出力側に介挿されて、スキャンパス構成とされている。
【特許請求の範囲】
【請求項１】 ｐ（ｐは任意の自然数）個の組合わせ回路と、吐き出しクロック及び該吐き出しクロックの後に出力される取り込みクロックを生成するクロック生成部と、データ入力端子、切替え入力端子、スキャン入力端子及びデータ出力端子を備え、前記切替え入力端子がノーマルモードであるとき、前記データ入力端子からのデータを取り込み可能になり、前記切替え入力端子がスキャンシフトモードであるとき、前記スキャン入力端子からのデータを取り込み可能になり、前記データ入力端子又は前記スキャン入力端子に加えられたデータを前記取り込みクロックで取り込んで保持し、保持しているデータを前記吐き出しクロックで出力する、前記各組合わせ回路の出力数と同じ数のフリップフロップとを備え、前記各フリップフロップを前記組合わせ回路の出力側に介挿し、前記データ出力端子を前記次段のフリップフロップのスキャン入力端子に接続し、該フリップフロップの中で最初のフリップフロップのスキャン入力端子に、データ入力用の外部入力端子を接続してなることを特徴とする半導体装置。
【請求項２】 前記クロック生成部は、外部から加えられた外部クロックを用いて、前記吐き出しクロック及び前記取り込みクロックを生成することを特徴とする請求項１記載の半導体装置。
【請求項３】 前記クロック生成部は、前記外部クロックを遅延して前記取り込みクロックを生成する遅延素子を備え、前記外部クロックを吐き出しクロックとすることを特徴とする請求項２記載の半導体装置。
【請求項４】 前記クロック生成部は、前記外部クロックの立ち上がりでデータ「１」出力する第１のフリップフロップと、前記外部クロックの立ち下がりでデータ「１」を出力する第２のフリップフロップと、前記第１のフリップフロップの反転出力と、前記第２のフリップフロップの出力との論理積の演算をして、前記取り込みクロックを生成するアンド回路と、前記第１のフリップフロップの出力と、前記第２のフリップフロップの出力との論理和の演算をして、前記吐き出しクロックを生成するオア回路とを備えてなることを特徴とする請求項２記載の半導体装置。
【請求項５】 請求項１、２、３又は４記載の半導体装置の遅延状態を検査する半導体装置のテスト方法であって、前記切替え入力端子をスキャンシフトモードにして、前記取り込みクロックで、前記外部入力端子に加えられた初期データを、検査対象である組合わせ回路の入力側に接続されているフリップフロップに取り込んで保持し、前記初期データの取り込みが終了すると、前記吐き出しクロックで、前記入力側のフリップフロップから前記初期データを前記検査対象に加えて、前記検査対象の前段の組合わせ回路からの次のデータで、該検査対象の検査部分の経路の出力状態が変化して活性化するように初期化し、前記初期化が終了すると、前記切替え入力端子をノーマルモードにして、前記取り込みクロックで、前記前段の組合わせ回路のデータを前記検査対象の入力側のフリップフロップに取り込んで保持し、前記吐き出しクロックで、前記入力側のフリップフロップが保持するデータを前記検査対象に加えて、前記経路を活性化することを特徴とする半導体装置のテスト方法。
【請求項６】 前記経路を活性化した後、前記切替え入力端子をスキャンシフトモードにして、前記検査対象の組合わせ回路の活性化による出力結果を、最終段に接続されているフリップフロップに送り、該フリップフロップから該出力結果を取り出すことを特徴とする請求項５記載の半導体装置のテスト方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、半導体装置及び該半導体装置のテスト方法に係り、詳しくは、遅延時間を調べるための半導体装置及び該半導体装置のテスト方法に関する。
【０００２】
【従来の技術】半導体装置には、記憶回路を内部に含む順序回路がある。この種の順序回路には、順序回路の遅延状態を調べるための回路が付加されているものがある。図７、に示すように、この順序回路１００は、入力端子１０１と出力端子１０２との間に、遅延回路１０３、組合せ回路１０４及び記憶回路１０５を備えて構成されている。また、記憶回路１０５は、フリップフロップ（ＦＦ）１０５Ａからなっている。
【０００３】順序回路１００では、組合せ回路１０４の遅延値を計測するとき、組合せ回路１０４の入力に遅延回路１０３を接続するための切り換えが行われる。この様子を図８を用いて説明する。図８は、順序回路１００の一部を切り出した回路であり、さらに詳しい構成を示すものでもある。図８に示すように、遅延回路１０３は、遅延ゲート１０３Ａ及びマルチプレクサ（ＭＵＸ）１０３Ｂを備えてなっている。通常動作のとき、順序回路１００内では、前段のフリップフロップ１０５Ａからの信号がマルチプレクサ１０３Ｂを経由して、組合せ回路１０４に加えられる。
【０００４】組合せ回路１０４の遅延値を調べるときには、図９に示すように、順序回路１００の入力端子１０１と出力端子１０２との間にテスタ２００を接続する。この後、マルチプレクサ１０３Ｂの切換え端子１０３Ｃをテストモードに切り換えると、マルチプレクサ１０３Ｂは、遅延ゲート１０３Ａを組合せ回路１０４に接続する。これにより、順序回路１００内では、前段のフリップフロップ１０５Ａからの信号が、遅延ゲート１０３Ａとマルチプレクサ１０３Ｂとを経由して、組合せ回路１０４に加えられる。この状態のときに、組合せ回路１０４内の信号経路を活性化するための活性化パターンが、テスタ２００から入力端子１０１に加えられる。
【０００５】一方、遅延回路１０３の遅延値は、テスタ２００の最大周波数をｆｍとすると、次のように設定されている。すなわち、最大周波数ｆｍの逆数が、テスタ２００で計測することができる最小遅延値である。したがって、組合せ回路１０４の実動作時に要求される最大遅延値をＤｍとすると、１／ｆｍ−Ｄｍを遅延回路１０３の遅延値に設定する。これにより、前段のフリップフロップ１０５Ａからの信号は、遅延ゲート１０３Ａで、１／ｆｍ−Ｄｍの値だけ遅れ、さらに、遅延回路１０３により、Ｄｍの値だけ遅れる可能性があるので、遅延回路１０３に要求される周波数に比べて低い周波数で動作するテスタ２００、すなわち、遅延回路１０３に比べて遅いテスタ２００を用いて、組合せ回路１０４の遅延値を計測することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記記載の従来技術には、次のような課題がある。すなわち、各組合せ回路１０４の遅延値を計測するために、図８に示すように、各フリップフロップ１０５Ａの出力には、遅延ゲート１０３Ａとマルチプレクサ１０３Ｂとが必要になる。このために、遅延ゲート１０３Ａとマルチプレクサ１０３Ｂとがチップ内で占める面積、すなわち、オーバーヘッドが大きくなるという課題が発生する。また、組合せ回路１０４の経路の遅延値を計測する場合、前段の組合せ回路１０４からデータ「１」または「０」の値が加えられたとき、この経路の出力が変化するように、この経路を活性化する必要がある。このために、前段の組合せ回路１０４の値を考慮した活性化パターンを生成する必要があるので、活性化パターンの生成に多くの時間を必要とするという課題も発生する。
【０００７】この発明は、上記事情に鑑みてなされたもので、回路のオーバヘッドを小さくし、かつ、活性化パターンの生成時間を短縮することができる半導体装置及び該半導体装置のテスト方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するために、請求項１記載の発明は、ｐ個の組合わせ回路と、吐き出しクロック及び該吐き出しクロックの後に出力される取り込みクロックを生成するクロック生成部と、データ入力端子、切替え入力端子、スキャン入力端子及びデータ出力端子を備え、上記切替え入力端子がノーマルモードであるとき、上記データ入力端子からのデータを取り込み可能になり、上記切替え入力端子がスキャンシフトモードであるとき、上記スキャン入力端子からのデータを取り込み可能になり、上記データ入力端子又は上記スキャン入力端子に加えられたデータを上記取り込みクロックで取り込んで保持し、保持しているデータを上記吐き出しクロックで出力する、上記各組合わせ回路の出力数と同じ数のフリップフロップとを備え、上記各フリップフロップを上記組合わせ回路の出力側に介挿し、上記データ出力端子を上記次段のフリップフロップのスキャン入力端子に接続して、上記フリップフロップをスキャンパス構成にし、該フリップフロップの中で最初のフリップフロップのスキャン入力端子に、データ入力用の外部入力端子を接続したことを特徴としている。
【０００９】また、請求項２記載の発明は、請求項１記載の半導体装置であって、上記クロック生成部は、外部から加えられた外部クロックを用いて、上記吐き出しクロック及び上記取り込みクロックを生成することを特徴としている。
【００１０】また、請求項３記載の発明は、請求項２記載の半導体装置であって、上記クロック生成部は、上記外部クロックを遅延して上記取り込みクロックを生成する遅延素子を備え、上記外部クロックを吐き出しクロックとすることを特徴としている。
【００１１】また、請求項４記載の発明は、請求項２記載の半導体装置であって、上記クロック生成部は、上記外部クロックの立ち上がりでデータ「１」出力する第１のフリップフロップと、上記外部クロックの立ち下がりでデータ「１」を出力する第２のフリップフロップと、上記第１のフリップフロップの反転出力と、上記第２のフリップフロップの出力との論理積の演算をして、上記取り込みクロックを生成するアンド回路と、上記第１のフリップフロップの出力と、上記第２のフリップフロップの出力との論理和の演算をして、上記吐き出しクロックを生成するオア回路とを備えてなることを特徴としている。
【００１２】また、請求項５記載の発明は、請求項１、２、３又は４記載の半導体装置の遅延状態を検査する半導体装置のテスト方法であって、上記切替え入力端子をスキャンシフトモードにして、上記取り込みクロックで、上記外部入力端子に加えられた初期データを、検査対象である組合わせ回路の入力側に接続されているフリップフロップに取り込んで保持し、上記初期データの取り込みが終了すると、上記吐き出しクロックで、上記入力側のフリップフロップから上記初期データを上記検査対象に加えて、上記検査対象の前段の組合わせ回路からの次のデータで、該検査対象の検査部分の経路の出力状態が変化して活性化するように初期化し、上記初期化が終了すると、上記切替え入力端子をノーマルモードにして、上記取り込みクロックで、上記前段の組合わせ回路のデータを上記検査対象の入力側のフリップフロップに取り込んで保持し、上記吐き出しクロックで、上記入力側のフリップフロップが保持するデータを上記検査対象に加えて、上記経路を活性化することを特徴としている。
【００１３】さらにまた、請求項６記載の発明は、請求項５記載の半導体装置のテスト方法であって、上記経路を活性化した後、上記切替え入力端子をスキャンシフトモードにして、上記検査対象の組合わせ回路の活性化による出力結果を、最終段に接続されているフリップフロップに送り、該フリップフロップから該出力結果を取り出すことを特徴としている。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。
◇第１の実施の形態図１は、この発明の第１の実施の形態である半導体装置の電気的構成を概略示すブロック図、図２は、同半導体装置の主回路部を示す回路図、図３は、同半導体装置の主回路部の一部を切り出して示す回路図、また、図４は、同半導体装置の遅延部を示す回路図である。
【００１５】この半導体装置は、図１に示すように、主回路部１、遅延部２、入力端子３1〜３m（ｍは任意の自然数、以下において同じ），４，５，６及び出力端子７1〜７mを備えてなっている。主回路部１は、図２に示すように、組合せ回路１１1〜１１p及びスキャンフリップフロップ１２1〜１２n（ｎは任意の自然数、以下において同じ）を備えてなっている。
【００１６】入力端子３1〜３mは、データの入力用であり、出力端子７1〜７mは、データの出力用である。入力端子４は、半導体装置の外部から加えられるクロックの入力用である。また、入力端子５は、切替え信号の入力用であり、入力端子６は、スキャンデータの入力用である。
【００１７】組合せ回路１１1〜１１pは、記憶作用を持たない素子、すなわち、各種のゲート等で構成されている。初段の組合せ回路１１1には、入力端子３1〜３mが接続され、最終段の組合せ回路１１pは、スキャンフリップフロップ１２n-(m-1)〜１２nを介して出力端子７1〜７mに接続されている。組合せ回路１１1が入力端子３1〜３mからデータをそれぞれ受け取ると、組合せ回路１１1内の各経路を経て、スキャンフリップフロップ１２1〜１２mにデータを出力する。このとき、上記各経路の素子の遅延により、上記データは、スキャンフリップフロップ１２1〜１２mに遅れてに到達する。組合せ回路１１2〜１１pは、スキャンフリップフロップ１２1〜１２m，…，１２n-(m+m-1)〜１２n-mを介して、前段からのデータをそれぞれ受け取ると、組合せ回路１１1と同じように、遅れてデータを出力する。
【００１８】スキャンフリップフロップ１２1〜１２nは、組合せ回路１１1〜１１pの出力数と同じ数だけ備えられ、組合せ回路１１1〜１１pの間及び組合せ回路１１pと出力端子７1〜７mとの間に介挿されている。また、スキャンフリップフロップ１２1〜１２nは、スキャンパス構成にされている。
【００１９】この様子を、図３を参照して詳しく述べる。すなわち、組合せ回路１１1〜１１pの中の１つである組合せ回路１１kに接続されているスキャンフリップフロップ１２k+1〜１２k+m，１２k+m+1〜１２k+m+mは、データ入力端子ａ、スキャン入力端子ｂ、取込みクロック端子ｃ、吐き出しクロック端子ｄ、データ出力端子ｅ及び切替え入力端子ｆをそれぞれ備える。スキャンフリップフロップ１２k+1〜１２k+mのデータ入力端子ａは、前段からのデータの取り込み用であり、スキャン入力端子ｂは、入力端子６に加えられるスキャンデータの取り込み用である。また、データ出力端子ｅは、データの出力用である。
【００２０】スキャンフリップフロップ１２k+1〜１２k+m+mでは、データ出力端子ｅがスキャン入力端子ｂにそれぞれ接続されている。すなわち、スキャンフリップフロップ１２k+1〜１２k+m+mは、スキャン入力端子ｂ及びデータ出力端子ｅにより、直列に接続されている。このようなスキャンパス構成により、スキャンフリップフロップ１２1〜１２nが、連続的に接続されている。スキャンフリップフロップ１２k+1〜１２k+m+mの切替え入力端子ｆは、入力端子５に加えられる切替え信号の入力用である。上記切替え信号により、スキャンフリップフロップ１２k+1〜１２k+m+mは、ノーマルモード又はスキャンシフトモードに切り替えられる。
【００２１】スキャンフリップフロップ１２k+1〜１２k+m+mの取込みクロック端子ｃには、遅延部２からの取り込みクロックＣＬ１が加えられる。上記切替え信号が上記ノーマルモードであるとき、スキャンフリップフロップ１２k+1〜１２k+m+mは、取り込みクロックＣＬ１の立ち上がりで、データ入力端子ａからのデータを取り込んで保持する。また、上記切替え信号がスキャンシフトモードであるとき、スキャンフリップフロップ１２k+1〜１２k+m+mは、取り込みクロックＣＬ１の立ち上がりで、スキャン入力端子ｂからデータを取り込んで保持する。スキャンフリップフロップ１２k+1〜１２k+m+mの吐き出しクロック端子ｄには、遅延部２からの吐き出しクロックＣＬ２が加えられ、スキャンフリップフロップ１２k+1〜１２k+m+mは、吐き出しクロックＣＬ２の立ち上がりで、保持しているデータをデータ出力端子ｅに出力する。
【００２２】遅延部２は、図４に示すように、遅延ゲート２１、入力端子２２及び出力端子２３，２４を備えてなっている。遅延部２の入力端子２２には、外部からの上記クロックすなわち、入力端子４に入力された上記クロックが加えられる。遅延部２の遅延ゲート２１は、入力端子２２からクロックを受け取ると、このクロックを遅延して、取り込みクロックＣＬ１を生成する。このとき遅延ゲート２１が遅延する遅延値は、組合せ回路１１1〜１１pの最大遅延値に設定されている。また、遅延ゲート２１は、生成した取り込みクロックＣＬ１を出力端子２３に送る。また、出力端子２３は、スキャンフリップフロップ１２1〜１２nの取込みクロック端子ｃに接続されている。また、出力端子２４は、スキャンフリップフロップ１２1〜１２nの吐き出しクロック端子ｄに接続されている。出力端子２４は、入力端子２２に加えられた上記クロックを吐き出しクロックＣＬ２として出力する。
【００２３】次に、この実施の形態の動作について説明する。組合せ回路１１1〜１１pの中の組合せ回路１１kの遅延状態を調べる場合、測定者がテスタを接続し、スキャンシフトモードを示す切替え信号を入力端子５に加える。上記切替え信号が、組合せ回路１１kの前段の組合わせ回路の入力側に接続されているスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mの切替え入力端子ｆに加えられると、この入力側のスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mがスキャンシフトモードになる。
【００２４】上記スキャンシフトモードのときに、入力端子６からデータ「０」、「１」からなる初期値が加えられると、上記入力側のスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mは、遅延部２からの取り込みクロックＣＬ１により、この初期値による初期化パターンを取り込む。これにより、初期値が上記前段のフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mにそれぞれ設定される。
【００２５】次の吐き出しクロックＣＬ２により、上記入力側のスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mは、保持している初期値を前段の組合わせ回路及び組合せ回路１１kにそれぞれ加え、上記前段の組合わせ回路及び組合せ回路１１kをそれぞれ初期化する。この初期化の結果、この後で、組合せ回路１１kがスキャンフリップフロップ１２k+1〜１２k+mからの値を受け取ったときに、組合せ回路１１kの中で遅延状態を検出したい経路が活性化されて、この経路からの出力値が反転するように、上記前段の組合わせ回路及び組合せ回路１１kに加える初期値をあらかじめ設定しておく。
【００２６】この後、ノーマルモードを示す切替え信号が、入力端子５を経て、上記入力側のスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mの切替え入力端子ｆに加えられると、この入力側のスキャンフリップフロップ及びスキャンフリップフロップ１２k+1〜１２k+mがノーマルモードになる。上記ノーマルモードのときに、遅延部２からの取り込みクロックＣＬ１が加えられると、スキャンフリップフロップ１２k+1〜１２k+mは、取り込みクロックＣＬ１の立ち上がりで、上記前段の組合わせ回路の値を取り込む。この後、遅延部２からの吐き出しクロックＣＬ２が加えられると、スキャンフリップフロップ１２k+1〜１２k+mは、保持している前段の値を組合せ回路１１kに加える。
【００２７】先に延べたように、初期化の後で、スキャンフリップフロップ１２k+1〜１２k+mからの値が組合せ回路１１kに加えられると、組合せ回路１１kの中の上記経路が活性化されて、この経路からの出力値が反転するように、組合せ回路１１kが初期化されている。これにより、組合せ回路１１kの上記経路が活性化されて、この経路の出力値が反転する。組合せ回路１１kが活性化された後、取り込みクロックＣＬ１がスキャンフリップフロップ１２k+m+1〜１２k+m+mに加えられると、スキャンフリップフロップ１２k+m+1〜１２k+m+mは、組合せ回路１１kからの活性化された値を取り込む。
【００２８】一方、遅延部２の遅延ゲート２１の遅延値が、組合せ回路１１1〜１１pの最大遅延値に設定されている。これにより、組合せ回路１１kが正常に動作すれば、スキャンフリップフロップ１２k+m+1〜１２k+m+mには、組合せ回路１１kの活性化で得られた出力値が取り込まれる。しかし、組合せ回路１１kに遅延故障が発生していると、スキャンフリップフロップ１２k+1〜１２k+mから取り込んだ値が伝播しない間に、組合せ回路１１kからの出力値がスキャンフリップフロップ１２k+m+1〜１２k+m+mに取り込まれる。この結果、上記出力値は、組合せ回路１１kの活性化前の値となり、活性化で得られた値と異なることになる。
【００２９】この後、上記スキャンシフトモードを示す切替え信号が入力端子５を経て、スキャンフリップフロップ１２k+m+1〜１２k+m+m及びこのフリップフロップの後に続くスキャンフリップフロップに加えられると、このこれらのスキャンフリップフロップは、スキャンシフトモードになる。遅延部２からの取り込みクロックＣＬ１及び吐き出しクロックＣＬ２により、遅延状態を検出する組合せ回路１１kからの出力値がスキャンフリップフロップ１２n-(m-1)〜１２nに到達すると、この出力値は、出力端子７1〜７mから上記テスタに送られる。上記テスタは、上記出力値と、あらかじめ設定された期待値とを比較し、両者が一致すると、組合せ回路１１kの遅延状態が正常であると判断し、また、両者が一致しなければ、組合せ回路１１kに遅延故障が発生していると判断する。そして、上記テスタは、上記判断結果を測定者に知らせる。
【００３０】このように、この実施の形態によれば、主回路部１には、１つの遅延ゲート２１からなる遅延部２だけが必要であるので、回路のオーバヘッドを小さくすることができる。また、遅延状態を調べたい組合せ回路の前段の状態を、スキャンシフトモードで任意に設定するので、遅延状態を調べたい回路の活性化パターンを生成する時間を短縮することができる。
【００３１】◇第２の実施の形態次に、この発明の第２の実施の形態について説明する。この実施の形態では、遅延部だけが異なるので、この異なる点だけを説明する。この実施の形態では、図６に示す遅延部３０を用いる。遅延部３０は、Ｔフリップフロップ３１，３２、インバータ３３、ＡＮＤ回路３４、ＯＲ回路３５、入力端子３６及び出力端子３７，３８を備えてなっている。
【００３２】入力端子３６には、入力端子４に入力された上記クロックが加えられる。出力端子３７は、取り込みクロックＣＬ１の出力用であり、出力端子３８は、吐き出しクロックＣＬ２の出力用である。Ｔフリップフロップ３１は、反転エッジ型である。図６に示すクロックが入力端子３６に加えられると、Ｔフリップフロップ３１は、このクロックの立ち下がりで出力を反転し、「1」を出力する。Ｔフリップフロップ３２は、上記クロックの立ち上がりで出力を反転する。これにより、図６に示すように、クロックが時間ｔ１で立ち上がり、時間ｔ２で立ち下がるので、時間ｔ１から時間ｔ２の間、Ｔフリップフロップ３１が「０」を出力し、Ｔフリップフロップ３２が「１」を出力する。この結果、ＡＮＤ回路３４には、インバータ３３を介して、「０」が加えられるので、ＡＮＤ回路３４は、「０」を出力する。また、ＯＲ回路３５には、Ｔフリップフロップ３２から「１」が加えられるので、ＯＲ回路３５は、「１」を出力する。
【００３３】クロックが、図６に示すように、時間ｔ２で立ち下がり、時間ｔ３で立ち上がる。これにより、時間ｔ２から時間ｔ３の間、Ｔフリップフロップ３１が「１」を出力し、Ｔフリップフロップ３２が「１」を出力し続ける。この結果、ＡＮＤ回路３４には、インバータ３３を介して、「０」が加えられるので、ＡＮＤ回路３４は、「０」を出力する。また、ＯＲ回路３５には、Ｔフリップフロップ３１及びＴフリップフロップ３２から「１」が加えられるので、ＯＲ回路３５は、「１」を出力する。
【００３４】クロックが、図６に示すように、時間ｔ３で立ち上がり、時間ｔ４で立ち下がる。これにより、時間ｔ３から時間ｔ４の間、Ｔフリップフロップ３１が「１」を出力し続け、Ｔフリップフロップ３２が「０」を出力する。この結果、ＡＮＤ回路３４には、Ｔフリップフロップ３１から「１」が加えられると共に、インバータ３３を介して「１」が加えられるので、ＡＮＤ回路３４は、「１」を出力する。また、ＯＲ回路３５には、Ｔフリップフロップ３１から「１」が加えられるので、ＯＲ回路３５は、「１」を出力する。
【００３５】クロックが、図６に示すように、時間ｔ４で立ち下がる。これにより、Ｔフリップフロップ３１が「０」を出力し、Ｔフリップフロップ３２が「０」を出力し続ける。この結果、ＡＮＤ回路３４には、Ｔフリップフロップ３１から「０」が加えられるので、ＡＮＤ回路３４は、「０」を出力する。また、ＯＲ回路３５には、Ｔフリップフロップ３１及びＴフリップフロップ３２から「０」が加えられるので、ＯＲ回路３５は、「０」を出力する。
【００３６】この構成の上記遅延部が、取り込みクロックＣＬ１の立ち上がり時間より遅い吐き出しクロックＣＬ２を出力するので、実施の形態１と同じように、組合せ回路の遅延状態を検出することができる。さらに、遅延部として２つのフリップフロップ３１，３２、インバータ３３、ＡＮＤ回路３４及びＯＲ回路３５だけが必要であるので、回路のオーバヘッドを小さくすることができる。
【００３７】以上、この発明の第１、第２の実施の形態を図面により詳述してきたが、具体的な構成は、上記実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても、この発明に含まれる。例えば、遅延ゲート２１を半導体装置内に設けたが、遅延ゲート２１を外付けにしてもよい。
【００３８】
【発明の効果】以上、説明したように、この発明の構成によれば、ｐ個のフリップフロップに対して、１つのクロック生成部だけを必要とするので、回路のオーバヘッドを小さくすることができる。また、この発明の方法によれば、遅延状態を調べたい組合せ回路の前段の状態を、スキャンシフトモードであらかじめ初期化して、前段のフリップフロップからの次のデータで、検査対象の経路の出力状態が変化するように設定する。これにより、上記遅延状態を調べたい組合わせ回路の経路を活性化するためのデータを生成する時間を、短縮することができる。
【出願人】 【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【出願日】 平成９年（１９９７）１２月１８日
【代理人】 【弁理士】
【氏名又は名称】西村 征生
【公開番号】 特開平１１−１８３５７０
【公開日】 平成１１年（１９９９）７月９日
【出願番号】 特願平９−３４９３５４