半導体試験装置及びその測定方法

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【発明の名称】	半導体試験装置及びその測定方法
【発明者】	【氏名】高木晃
【要約】	【課題】一方のＤＵＴをシングル測定している期間において、他方のＤＵＴの無用な待ち時間を低減あるいは解消実現する半導体試験装置を提供する。【解決手段】半導体試験装置に２機のハンドラを接続する２つのテストステーションを備え、被試験デバイスを単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定において、試験済のＤＵＴを離脱して次のＤＵＴを交換装着する迄の期間をインデックス期間としたとき、一方の第１ハンドラがＤＵＴを交換するインデックス期間に、他方の第２ハンドラがＤＵＴをシングル測定項目による電気的試験を実施する同時測定である半導体試験装置。

【特許請求の範囲】
【請求項１】半導体試験装置に２機のハンドラを接続する２つのテストステーションを備え、被試験デバイス（ＤＵＴ）を単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定において、試験済のＤＵＴを離脱して次のＤＵＴを交換装着する迄の期間をインデックス期間としたとき、一方の第１ハンドラがＤＵＴを交換するインデックス期間に、他方の第２ハンドラがＤＵＴを該シングル測定項目による電気的試験を実施する同時測定であることを特徴とする半導体試験装置。
【請求項２】１つのテストステーションにおいて、接続されるハンドラが複数ＤＵＴを装着して複数個のＤＵＴを単位として同時測定する構成を備える請求項１記載の半導体試験装置。
【請求項３】半導体試験装置に複数Ｎのテストステーションを備え、これに対応する複数Ｎのハンドラを接続して同時測定を行う請求項１記載の半導体試験装置。
【請求項４】半導体試験装置に２機のプローバを接続する２つのテストステーションを備え、被試験デバイス（ＤＵＴ）を単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定において、一方の第１プローバがＤＵＴを交換するインデックス期間に、他方の第２プローバがＤＵＴを該シングル測定項目による電気的試験を実施する同時測定であることを特徴とする半導体試験装置。
【請求項５】１つのテストステーションにおいて、接続されるプローバが複数ＤＵＴを装着して複数個のＤＵＴを単位として同時測定する構成を備える請求項４記載の半導体試験装置。
【請求項６】半導体試験装置に複数Ｎのテストステーションを備え、これに対応する複数Ｎのプローバを接続して同時測定を行う請求項４記載の半導体試験装置。
【請求項７】半導体試験装置に１機のテストステーションを備え、複数ＤＵＴを装着して複数個のＤＵＴを同時測定可能かつ個別にインデックス期間を制御可能な構成を備えるハンドラあるいはプローバにおいて、単一のＤＵＴのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定における一方のＤＵＴを交換あるいはコンタクト移動するインデックス期間に、他方のＤＵＴを該シングル測定項目による電気的試験を実施する同時測定であることを特徴とする半導体試験装置。
【請求項８】ＤＵＴはロジックデバイス、メモリデバイスあるいはアナログデバイスである請求項１、４又は７記載の半導体試験装置。
【請求項９】半導体試験装置に２機のハンドラを接続する２つのテストステーションを備え、被試験デバイス（ＤＵＴ）を単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定方法において、一方の第１ハンドラがＤＵＴを交換するインデックス期間に、他方の第２ハンドラがＤＵＴを該シングル測定項目による電気的試験を実施する複数デバイスの測定手順を特徴とする半導体試験装置の測定方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、複数の被試験デバイスを同時測定する機能を備える半導体試験装置におけるデバイス試験のスループット向上に関する。
【０００２】
【従来の技術】先ず、半導体試験装置のハード資源の説明をする。半導体試験装置には、デバイス試験のスループット向上する為に、同一品種のＤＵＴを同時測定する同時測定機能を備えている。この同時測定の為に、半導体試験装置は、図３に示すように、通常複数例えば２つのテストステーションＳＴＮ１、ＳＴＮ２を接続して同時測定する。これに対応して試験装置本体内には、複数テストステーションへ信号発生源等からの同一タイミング信号を分配あるいは個別発生するハード資源（ハードリソース）を備えて、接続されるハンドラＨ１、Ｈ２内のＤＵＴやプローバＰ１、Ｐ２内のＤＵＴのＩＣピンへ供給し、このＤＵＴからの出力信号を受けて測定及び良否判定をする同時測定可能なハードリソースを備えている。通常、同時測定実施可能な全てのハードリソースを多様なＤＵＴに対応して複数系統搭載していない場合が多く、有限のハードリソースを搭載して実用に供している。尚、半導体試験装置はオプション搭載可能なハードリソースもあり、適宜搭載して実用に供している。
【０００３】一方で多様なＤＵＴとしては、例えばメモリＩＣ、ロジックＩＣ、アナログＩＣ、高精度なＡ／Ｄ、Ｄ／ＡＩＣ、デジタル／アナログ混在ＩＣ、電力用ＩＣ、通信用ＩＣ、画像処理ＩＣ、高周波ＩＣ等の多様な品種例がある。当然ながら、これらＩＣに印加する信号発生源は多種多様な信号形態が必要となり、更にこのＩＣ出力ピンから受ける信号も多様な信号形態であるからして多種多様な受信装置が必要となることは言うまでもない。もし、あらゆる品種のＤＵＴに対応し、かつ全てのハードリソースを複数系統搭載しようとすると、装置が巨大化してしまい実用的でなくなってしまう。
【０００４】次に同時測定のテストプログラムの説明をする。図５は同時測定を行うメイン・プログラム及びソケットプログラムのステートメント記述の要部例であり、ステートメント部６１は同時測定に係るステートメントであり、ステートメント部６２はシングル測定に係るステートメントであり、ステートメント部６３はソケットプログラムに係るステートメントである。また、図４は上記ステートメント記述による両テストステーションＳＴＮ１、ＳＴＮ２の動作シーケンス例である。
【０００５】ここで、ソケットプログラムとは、論理装置と物理装置を割付け宣言する部分である。即ち、メイン・プログラム内に記述された各論理ピン名称／シンボル名称を、実ハードウエアの物理ＤＵＴのピン番号に対応させる為のプログラムであり、通常図５に示すように、メイン・プログラムの末尾に記述される。このソケットプログラムとメイン・プログラム内の「MULTIPLE DUT」ステートメント記述により、物理的に異なる両テストステーションを同一メインプログラムで実行可能、かつ同時測定、あるいは片方づつのテストステーションによるシングル測定が実行可能となっている。
【０００６】次にＤＵＴのテスト時間について、２テストステーション構成で、各テストステーション内のＤＵＴは１個を試験する場合として以下に説明をする。図４に示すデバイス試験の動作シーケンス例において、従来におけるデバイス測定のサイクル時間Ｔallは、インデックスタイムＴ０と、同時測定時間（これを同測時間という）Ｔ１と、シングル測定時間Ｔ２と、アイドル時間Ｔ３を加算した合計時間である。即ち、サイクル時間Ｔall＝Ｔ０＋Ｔ１＋Ｔ２＋Ｔ３の合計時間である。この繰返しによりＤＵＴを順次試験実施する。
【０００７】インデックスタイムＴ０は、第１に、ハンドラの場合には各ＩＣピン端子を電気的に接触させるコンタクタから試験終了デバイスを外して他へ搬送し、未試験デバイスを他からコンタクタに装着するまでのセットアップ時間であり、第２に、プローバの場合はプローブピンをウエハ上の次のＩＣチップへ移動し接触するまでのセットアップ時間、あるいは別のウエハに交換するまでの時間を加算したセットアップ時間であり、第３に、マニュアル・パフォーマンスボードを用いた手動測定の場合はＩＣソケットに作業者が脱着交換するセットアップ時間である。尚このインデックスタイムの期間をインデックス期間とする。この時間は、機種やＩＣピン形状等にもよって異なるが例えばハンドラでは１～３秒のインデックスタイムを要する。尚、ハンドラ等と装置本体とは通信手段を介してハンドラ側のコンタクタ装着状態や測定完了信号を相互に通信授受してデバイス試験が行われていることは言うまでもない。
【０００８】同測時間Ｔ１は、両ＤＵＴ１，２を同時に試験実施可能な試験項目のテスト時間であり、ＤＵＴ個数に対応したハードリソースを備えられている場合に同時実行されるテスト時間である。この時間は、ＤＵＴ品種やハードリソース、更にハンドラとプローバでは試験項目や試験速度が異なる為大きく変わるが、例えばハンドラでは２～１００秒の同測時間を要する。
【０００９】シングル測定時間Ｔ２は、ＤＵＴ個数に対応していない、単一のハードリソース等に伴って、両ＤＵＴ１，２を同時に試験できないシングル測定項目に関わるテスト時間であり、試験対象となるＤＵＴ側にハードリソースを切替え接続して試験実施する。この時間も、ＤＵＴ品種によって大きく変わるが、例えばハンドラでは１～５秒のシングル測定時間を要する。このハードリソースとしてはＤＦＭ（data fail memory）やＡＦＭ（address failure memory）や、またオプション搭載していないＩＳＶＭ（電流印加電圧測定）やＶＳＩＭ（電圧印加電流測定）や高周波信号発生器や周波数信号発生器や周波数変換装置やデジタイザや高速処理用のＤＰＳ等があり、半導体試験装置の機種・システム構成によっても異なる。
【００１０】アイドル時間Ｔ３は、一方のＤＵＴがシングル測定時間Ｔ２の試験中における他方のＤＵＴが何もしない無用の待ち時間であり、半導体試験装置の装置本体側の稼働が唯一一時停止している期間である。当然ながらこの時間はシングル測定時間Ｔ２と同じ時間になる。
【００１１】尚、上述説明では両テストステーション間の同時測定例で説明していたが、この他に図６に示すように、テストステーション内に複数ＤＵＴの２～Ｎ個を搭載して試験するステーション内同時測定の形態もあり、この場合についても複数ＤＵＴに対応したハードリソースが無い場合はシングル測定が行われ、これに伴い他のＤＵＴは無用のアイドル時間がかかる。
【００１２】
【発明が解決しようとする課題】上述説明したように従来技術においては、サイクル時間Ｔallであるこの繰返しの期間において、一方のテストステーション側、あるいは単一テストステーションでのステーション内同時測定における特定のＤＵＴがシングル測定を実施している期間、他のＤＵＴは無用な待ち時間となっている。このことは装置本体側及び一方のテストステーションの稼働率低下を招き、結果としてスループットが低下し、これらの観点から好ましくなく実用上の難点がある。そこで、本発明が解決しようとする課題は、一方のＤＵＴをシングル測定している期間において、他方のＤＵＴの無用な待ち時間を低減あるいは解消実現する半導体試験装置を提供することである。
【００１３】
【課題を解決するための手段】第１に、上記課題を解決するための発明構成は、半導体試験装置に２機のハンドラを接続する２つのテストステーションを備え、被試験デバイスを単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定において、試験済のＤＵＴを離脱して次のＤＵＴを交換装着してコンタクトする迄の期間をインデックス期間としたとき、一方の第１ハンドラＨ１がＤＵＴ１を交換するインデックス期間に、他方の第２ハンドラＨ２がＤＵＴ２をシングル測定項目による電気的試験をする同時測定によりデバイス試験のスループットを向上することを特徴とする半導体試験装置である。上記発明によれば、ハンドラにおいて一方のＤＵＴをシングル測定している期間において、他方のＤＵＴの無用な待ち時間を低減あるいは解消実現する半導体試験装置が実現できる。
【００１４】また、１つのテストステーションにおいて、接続されるハンドラが複数ＤＵＴを装着して複数個のＤＵＴを単位として同時測定する構成を備える上述半導体試験装置がある。また、半導体試験装置に複数ＮのテストステーションＳＴＮ１、ＳＴＮ２‥‥ＳＴＮｎを備え、これに対応する複数Ｎのハンドラを接続して同時測定を行う上述半導体試験装置がある。
【００１５】第２に、半導体試験装置に２機のプローバを接続する２つのテストステーションを備え、被試験デバイスを単一のテストステーションでのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定において、一方の第１プローバＰ１がＤＵＴ１を交換するインデックス期間に、他方の第２プローバＰ２がＤＵＴ２をシングル測定項目による電気的試験をする同時測定によりデバイス試験のスループットを向上することを特徴とする半導体試験装置がある。上記発明によれば、プローバにおいて一方のＤＵＴをシングル測定している期間において、他方のＤＵＴの無用な待ち時間を低減あるいは解消実現する半導体試験装置が実現できる。
【００１６】また、１つのテストステーションにおいて、接続されるプローバが複数ＤＵＴを装着して複数個のＤＵＴを単位として同時測定する構成を備える上述半導体試験装置がある。また、半導体試験装置に複数ＮのテストステーションＳＴＮ１、ＳＴＮ２‥‥ＳＴＮｎを備え、これに対応する複数Ｎのプローバを接続して同時測定を行う上述半導体試験装置がある。第３に、半導体試験装置に１機のテストステーションを備え、複数ＤＵＴを装着して複数個のＤＵＴを同時測定可能かつ個別にインデックス期間を制御可能な構成を備えるハンドラあるいはプローバにおいて、単一のＤＵＴのみ試験するシングル測定項目を有する品種のＤＵＴの同時測定における一方のＤＵＴ１を交換あるいはコンタクト移動するインデックス期間に、他方のＤＵＴ２をシングル測定項目による電気的試験をする同時測定によりデバイス試験のスループットを向上することを特徴とする半導体試験装置がある。上記発明によれば、ハンドラあるいはプローバにおいて一方の単一あるいは所定複数個のＤＵＴをシングル測定している期間において、他方の単一あるいは所定複数個のＤＵＴの無用な待ち時間を低減あるいは解消できる。
【００１７】また、ＤＵＴはロジックデバイス、メモリデバイスあるいはアナログデバイスである上述半導体試験装置がある。
【００１８】
【発明の実施の形態】以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００１９】図１は、本発明の一実施例であり、２つのテストステーションＳＴＮ１、ＳＴＮ２において、各々１個のＤＵＴを同時測定する動作シーケンス例である。この場合はインデックスタイムＴ０の期間がシングル測定時間Ｔ２の期間より長い期間を要する場合と仮定する。
【００２０】図１に示す一方のテストステーションＳＴＮ１側の動作順序は、Ｔ１、Ｔ２１、Ｔ３１、Ｔ０１の繰返し順であり、他方のテストステーションＳＴＮ２側の動作順序は、Ｔ１、Ｔ０２、Ｔ２２、Ｔ３２の繰返し順である。この動作順序で特徴的なことは、第１に、他方のＳＴＮ２側がＤＵＴを交換中期間であるインデックスタイムＴ０２の期間において、一方のテストステーションＳＴＮ１側はシングル測定時間Ｔ２１のシングル測定実施した後、残りの時間をアイドル時間Ｔ３１としている点である。第２に、同様にして一方のＳＴＮ１側がＤＵＴを交換中期間であるインデックスタイムＴ０１の期間において、他方のテストステーションＳＴＮ２側はシングル測定時間Ｔ２２のシングル測定実施した後、残りの時間をアイドル時間Ｔ３２としている点である。
【００２１】即ち、従来のようにＤＵＴの交換を同時に行うのではなく、ＤＵＴを交互に交換するように試験実施し、このＤＵＴ交換期間を利用して、ＤＵＴが装着状態にある片方のＤＵＴをシングル測定実施できるようにメインプログラムを作成し、この動作に連動して接続されている両方の第１ハンドラＨ１と第２ハンドラＨ２、あるいは第１プローバＰ１と第２プローバＰ２を協調制御するようにした点である。上記実現の為には、図５に示すシングル測定に係るステートメント部６２の「MULTIPLE DUT SINGLE」ステートメントと、対を成す「MULTIPLE DUT END」ステートメントの動作内容を変更する。即ち、第１に、「MULTIPLE DUT SINGLE」ステートメントでは、この実行時に一方のテストステーション側には従来同様のシングル測定を実行し、他方のテストステーションに対してはＤＵＴ交換を指示通知するように協調制御する動作内容を変更する。第２に、「MULTIPLE DUT END」ステートメントでは、前記のＤＵＴ交換の完了信号を受信するまで待って次のプログラムステップに進む。即ちアイドル時間待ちするように動作内容を変更する。
【００２２】尚、所望により、上記「MULTIPLE DUT ‥」ステートメントの動作内容を変更する代わりに、ＤＵＴ交換を指示通知する新たなステートメントと、ＤＵＴ交換完了待ちする新たなステートメントを設け、これをステートメント部６２に記述して上述同様の動作となるようにしても良い。
【００２３】上述の結果、従来のサイクル時間Ｔallに比べてシングル測定時間Ｔ２に相当する時間が短縮されてスループットが向上する大きな利点が得られる。
【００２４】次に、図２に示すように、逆にインデックスタイムＴ０の期間がシングル測定時間Ｔ２の期間より短い場合について説明する。この場合は、上述「MULTIPLE DUT END」ステートメントの実行時点で、既にＤＵＴ交換完了信号が受信されているので、直ちに次のステップに移行できる。即ち、無用なアイドル時間待ちはゼロである。従って、半導体試験装置の資源を１００％の時間利用できることとなり、最大のスループットでデバイス試験が実施可能となる大きな利点が得られる。
【００２５】尚、本発明のＤＵＴを同時測定する構成は、上述実施の形態に限るものではない。例えば、２つ以上のテストステーション、例えば４つのテストステーションを備える半導体試験装置においても、上述同様にして実施でき、スループットが向上できる。また、図６に示す１つのテストステーションＳＴＮ１内に２個のＤＵＴ１、ＤＵＴ２あるいは多数Ｎ個（例えばＮは４～１６個）を同時測定する構成において、ＤＵＴ個別、あるいは多数Ｎ個の場合は少なくとも２つのＤＵＴグループ毎にＤＵＴの交換やコンタクトが実施可能なハンドラ装置やプローバ装置の場合には、上述同様の手法により実施でき、スループットが向上できる。
【００２６】
【発明の効果】本発明は、上述の説明内容から、下記に記載される効果を奏する。上述実施形態に説明したように本発明は、インデックスタイムＴ０を交互に実施するように変更し、このＤＵＴ交換中の期間に他方がシングル測定実施するように動作順序を変更したことにより半導体試験装置の稼働率が向上する。即ち、一方のＤＵＴをシングル測定している期間において、他方のＤＵＴの無用な待ち時間を低減あるいは解消実現できる。この結果、従来に比べてシングル測定時間Ｔ２に係る試験時間が短縮されてスループットが向上する大きな利点が得られる。従ってこの発明の産業上の経済効果は大である。

【出願人】	【識別番号】３９０００５１７５【氏名又は名称】株式会社アドバンテスト
【出願日】	平成９年（１９９７）１２月１６日
【代理人】
【公開番号】	特開平１１－１８３５６８
【公開日】	平成１１年（１９９９）７月９日
【出願番号】	特願平９－３４６５１６