| 【発明の名称】 |
アレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法 |
| 【発明者】 |
【氏名】村上 雄亮
【氏名】大谷 誠
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| 【要約】 |
【課題】アレイ基板の検査工程でシリコンのエッチング残を検出できるアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法を提供する。
【解決手段】絶縁性基板と、絶縁性基板上に設けられた複数のゲート配線１と、ゲート配線１に絶縁膜を介して交差する複数のデータ配線２と、ゲート配線１およびデータ配線２の交差部に設けられ、ゲート配線１およびデータ配線２に接続された複数のＴＦＴと、該ＴＦＴに接続された複数の画素電極４と、各画素電極４の一部と絶縁膜６を介して対向することにより保持容量を形成する共通配線３とからなるアレイ基板の検査装置であって、画素電極３に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに画素電極に所定の電荷を蓄えたのち所定の電荷を画素電極から抜き取るまでのあいだに、検査工程全域において共通配線に所定の電圧を印加する手段とからなる。 |
【特許請求の範囲】
【請求項１】 絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査装置であって、前記画素電極に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに画素電極に所定の電荷を蓄えたのち所定の電荷を画素電極から抜き取るまでのあいだに、共通配線に所定の電圧を印加する手段とからなるアレイ基板用の検査装置。
【請求項２】 前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである請求項１記載のアレイ基板用の検査装置。
【請求項３】 絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査装置であって、前記画素電極に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに検査工程全域において、共通配線に所定の電圧を印加する手段とからなるアレイ基板用の検査装置。
【請求項４】 前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである請求項３記載のアレイ基板用の検査装置。
【請求項５】 絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査方法であって、前記画素電極に所定の電荷を蓄える書込み工程と、前記所定の電荷を画素電極から抜き取る読取り工程とを含み、さらに、前記書込み工程と読取り工程とのあいだに、共通配線に所定の電圧を印加する工程を含むアレイ基板の検査方法。
【請求項６】 前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである請求項５記載のアレイ基板の検査方法。
【請求項７】 絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査方法であって、前記画素電極に所定の電荷を蓄える書込み工程と、前記所定の電荷を画素電極から抜き取る読取り工程とを含み、さらに、検査工程全域において、共通配線に所定の電圧を印加する工程を含むアレイ基板の検査方法。
【請求項８】 前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである請求項７記載のアレイ基板の検査方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に含まれるのアレイ基板を検査する装置および方法に関する。さらに詳しくは、シリコンエッチング残を検出できるアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法に関する。
【０００２】
【従来の技術】一般に、液晶表示装置の製造工程にはアレイ基板の検査をする工程がある。該アレイ基板は、絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなる。前記ゲート配線およびデータ配線は、マトリクス状に配置された画素間の境界線となる。
【０００３】前記アレイ基板の検査をする工程では、アレイ基板を製造した段階で、アレイ基板の不具合（たとえば、配線の段線、配線間の短絡）の有無を検査する。さらに、検査の結果にしたがって、不具合箇所の修理や不具合品の脱落などのために適切な処置を行うことによって、のちの工程での歩留まりを向上させる。
【０００４】前記アレイ基板の検査をする工程の一例は、たとえば特開昭６４−９３７５号公報に開示されており、具体的には、つぎのような電気的な検査によって行われる。
【０００５】（１）ゲート配線を介してスイッチング素子にスイッチング素子をオン状態にする所定の大きさのゲート電圧を印加し、該スイッチング素子がオン状態になっている所定の期間に、データ配線に印加されたデータ電圧に基づいて、画素電極に電荷を蓄積する（電荷を書き込む）。
【０００６】（２）ゲート配線を介してスイッチング素子にスイッチング素子をオフ状態にする所定の大きさのゲート電圧を印加し、該スイッチング素子を一定期間オフ状態にし、画素電極に電荷を蓄積させておく。
【０００７】（３）再び、スイッチング素子にスイッチング素子をオン状態にする所定の大きさのゲート電圧を印加して該スイッチング素子をオン状態にし、画素電極に蓄えられた電荷をデータ配線から読み取る。
【０００８】ここで、データ配線、ゲート配線、スイッチング素子としてのＴＦＴ（薄膜トランジスタ）が形成された部分（以下、「ＴＦＴ部」という）または画素部などに欠陥があるばあい、画素電極に蓄えられる電荷は、正常な（欠陥がない）画素電極に蓄えられる電荷とは異なる。
【０００９】たとえば、データ配線に断線があるばあい、断線箇所以降（データ配線の入力端子とは逆側）に接続された全ての画素電極には電荷が蓄えられない。また、画素電極およびデータ配線間で短絡があるばあいも、画素電極に蓄えられた電荷はデータ配線へリークする。したがって、短絡がある画素電極に蓄えられている電荷量は、正常な画素電極に蓄えられている電荷量より少なくなる。
【００１０】前述のように、画素電極に蓄えられている電荷を測定することにより、欠陥の有無を判断することができる。
【００１１】
【発明が解決しようとする課題】従来のアレイ基板の検査方法は、前述のように、画素電極と、データ配線、ゲート配線または共通配線とのあいだに短絡部があり、該短絡部が画素電極よりも低抵抗であるばあい、画素電極に蓄えられている電荷が他の配線へリークし易く、欠陥が検出しやすい。
【００１２】しかし、短絡部が画素電極よりも高抵抗であるばあい、画素電極に蓄えられている電荷は他の配線にリークしない。その結果、欠陥を検出することが難しくなる。
【００１３】実際、アレイ基板の検査工程では欠陥として検出されないが、のちの点灯検査工程では欠陥として検出される不良箇所がある。
【００１４】すなわち、アレイ基板の検査工程では短絡部が高抵抗であるため、画素電極から他の配線へ電荷はリークせず、欠陥として検出されない。しかし、点灯検査工程では、バックライトの光の影響で短絡部の抵抗値が低下し、画素電極から他の配線に電荷がリークし画素電極の電荷が減少し、短絡がある画素電極が点欠陥として検出されるためである。
【００１５】前記バックライトからの光の照射によって抵抗値が変化する材料としては、ＴＦＴ−ＬＣＤの製造工程で使用されるシリコンなどの半導体がある。なお、前記ＴＦＴ−ＬＣＤとは、スイッチング素子としてＴＦＴが用いられた液晶表示装置のことである。
【００１６】アレイ基板の検査工程では欠陥として検出されないが、のちの点灯検査工程では欠陥として検出される不良箇所は、たいてい前記シリコンのエッチング残がある箇所である。
【００１７】前述のように、液晶表示装置のアレイ基板上にあるシリコンのエッチング残は、点灯検査工程では点欠陥として検出されるが、従来のアレイ基板の検査工程では検出されず問題であった。
【００１８】本発明はかかる問題を解決し、アレイ基板の検査工程でシリコンのエッチング残を検出できるアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明のアレイ基板用の検査装置は、絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査装置であって、前記画素電極に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに画素電極に所定の電荷を蓄えたのち所定の電荷を画素電極から抜き取るまでのあいだに、共通配線に所定の電圧を印加する手段とからなるものである。
【００２０】また、前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである。
【００２１】本発明のアレイ基板用の検査装置は、絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査装置であって、前記画素電極に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに検査工程全域において、共通配線に所定の電圧を印加する手段とからなるものである。
【００２２】また、前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである。
【００２３】本発明のアレイ基板の検査方法は、絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査方法であって、前記画素電極に所定の電荷を蓄える書込み工程と、前記所定の電荷を画素電極から抜き取る読取り工程とを含み、さらに、前記書込み工程と読取り工程とのあいだに、共通配線に所定の電圧を印加する工程を含むものである。
【００２４】また、前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである。
【００２５】本発明のアレイ基板の検査方法は、絶縁性基板と、該絶縁性基板上に設けられた複数のゲート配線と、該ゲート配線に絶縁膜を介して交差する複数のデータ配線と、前記ゲート配線およびデータ配線の交差部に設けられ、該ゲート配線およびデータ配線に接続された複数のスイッチング素子と、該スイッチング素子に接続された複数の画素電極と、各画素電極の一部と絶縁膜を介して対向することにより保持容量を形成する共通配線とからなるアレイ基板の検査方法であって、前記画素電極に所定の電荷を蓄える書込み工程と、前記所定の電荷を画素電極から抜き取る読取り工程とを含み、さらに、検査工程全域において、共通配線に所定の電圧を印加する工程を含むものである。
【００２６】また、前記共通配線に印加される所定の電圧が５．０〜２０．０Ｖである。
【００２７】
【発明の実施の形態】つぎに、本発明のアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法の実施の形態を説明する。
【００２８】実施の形態１図面を参照しながら、本発明のアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法の実施の形態１を説明する。
【００２９】図１は本発明のアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法の実施の形態１により検査されるアレイ基板を示す説明図である。図１（ａ）は、本発明のアレイ基板用の検査装置および該検査装置を用いたアレイ基板の検査方法の実施の形態１により検査されるアレイ基板を示す説明図である。図１（ｂ）は、図１（ａ）のＡ−Ａ線断面説明図である。図１（ｃ）は、アレイ基板の短絡部に形成される仮想ＴＦＴを示す説明図である。図１において、１はゲート配線、２はデータ配線、３は共通配線、４は画素電極、５はシリコンのエッチング残（以下、「シリコンエッチング残」という）、６は絶縁膜を示す。ただし、図１（ａ）には絶縁膜６は図示されていない。なお、図１（ａ）には２画素分のアレイ基板が示されている。
【００３０】つぎに、アレイ基板の検査方法について説明する。
【００３１】（１）まず、ゲート配線を介してスイッチング素子にスイッチング素子をオン状態にする所定の大きさのゲート電圧を印加し、該スイッチング素子がオン状態になっている所定の期間に、データ配線に印加されたデータ電圧に基づいて、画素電極に電荷を蓄積する（電荷を書き込む）。
【００３２】（２）つぎに、ゲート電圧の印加を中止し、該スイッチング素子を一定期間オフ状態にし、画素電極に電荷を蓄積させておく。同時に、データ電圧の印加も中止する。
【００３３】（３）つづいて、共通配線にコモン電圧を印加する。該コモン電圧は画素電極に蓄えられた画素の読取りを開始するまで印加される。
【００３４】（４）再び、スイッチング素子にスイッチング素子をオン状態にする所定の大きさのゲート電圧を印加して該スイッチング素子をオン状態にし、画素電極に蓄えられた電荷をデータ配線から読み取る。
【００３５】図１に示されるように、画素電極４および共通配線３間にシリコンエッチング残５があり、該シリコンエッチング残５および共通配線３間に絶縁膜６があり、さらに、シリコンエッチング残５がデータ配線２下部にまでいたるばあい、共通配線３をゲート電極とする仮想ＴＦＴが形成される（図１（ｃ）参照）。
【００３６】したがって、共通電極にコモン電圧を印加することにより、前記仮想ＴＦＴを駆動させることになる。図２は、図１のアレイ基板に仮想ＴＦＴが形成された状態を示す等価回路図である。図２において、図１と同一の箇所は同じ符号を用いて示す。さらに、７は、画素電極に蓄えられた電荷などからなる画素容量、８は、シリコンエッチング残に形成された仮想ＴＦＴを示す。
【００３７】前記仮想ＴＦＴ８を駆動させると、画素電極４からデータ配線２への電荷の流れがおこる。その結果、画素電極４に蓄えられている電荷量が減少する。したがって、従来のアレイ基板の検査方法では検出することが困難であったシリコンエッチング残を、共通配線にコモン電圧を印加することにより、アレイ基板の検査工程で検出することができる。
【００３８】なお、共通配線に印加するコモン電圧が小さいと、画素電極からの電荷のリーク量が少なくなりシリコンエッチング残を欠陥として検出できなくなる。また、共通配線に印加するコモン電圧が大きいと、正常な画素電極でも電荷のリークがおこり、欠陥として検出されてしまう。実験の結果、シリコンエッチング残を検出する際のコモン電圧の最適な値は５．０〜２０．０Ｖであることが分かった。
【００３９】つぎに、本発明のアレイ基板の検査方法において、各配線に印加される電圧の印加タイミングについて説明する。
【００４０】図３は、本発明のアレイ基板用の検査装置の実施の形態１より出力される電気信号を示すタイミングチャートである。図３において、縦軸は電圧、横軸は時間を示す。本発明のアレイ基板用の検査装置は、前記画素電極に所定の電荷を蓄える書込み手段と、前記所定の電荷を画素電極から抜き取る読取り手段と、さらに画素電極に所定の電荷を蓄えたのち所定の電荷を画素電極から抜き取るまでのあいだ、または検査工程全域において、共通配線に所定の電圧を印加する手段とからなる。
【００４１】図３には、上からデータ配線に印加される電圧の一例を示すデータ信号９、ゲート配線に印加される電圧の一例を示すゲート信号１０、共通配線に印加される電圧の一例を示す第１のコモン信号１１、共通配線に印加される電圧の他の例を示す第２のコモン信号１２が示されている。第１のコモン信号１１は、共通配線に電圧を印加する時間が画素電極に電荷を蓄積させておくときのみであるばあいのコモン信号である。また、第２のコモン信号１２は、検査工程全域において、共通配線に常に電圧を印加するばあいのコモン信号である。本発明のアレイ基板用の検査装置は、正常な画素電極に蓄えられる電荷量と、欠陥を有する画素電極に蓄えられる電荷量との差を測定して欠陥を検出するので、常に共通配線にコモン電圧を印加しても電荷量の差を測定するには問題がない。
【００４２】実際、従来の検査方法を用いて検査されたアレイ基板を、さらに本発明の検査方法を用いて検査したばあい、欠陥の数が増加することが確認された。さらに、新たに増加した欠陥部を顕微鏡を用いて観察すると、確かに欠陥部にはシリコンエッチング残があることが確認された。したがって、従来の検査方法では検出できなかったシリコンエッチング残が、共通配線にコモン電圧を印加することにより検出できることが確認できた。
【００４３】
【発明の効果】本発明によれば、従来の検査方法では検出できなかったシリコンエッチング残が、共通配線にコモン電圧を印加することにより検出できる。
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| 【出願人】 |
【識別番号】５９５０５９０５６
【氏名又は名称】株式会社アドバンスト・ディスプレイ
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| 【出願日】 |
平成９年（１９９７）１２月２５日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】朝日奈 宗太 （外１名）
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| 【公開番号】 |
特開平１１−１８３５５０ |
| 【公開日】 |
平成１１年（１９９９）７月９日 |
| 【出願番号】 |
特願平９−３５７３２５ |
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