| 【発明の名称】 |
高電圧レベルの検出回路とその方法 |
| 【発明者】 |
【氏名】喜多村 隆弘
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| 【要約】 |
【課題】約−２００〜−５０Ｖ程度の高電圧の信号を３〜５Ｖ又は０Ｖの低電圧のロジック信号に変換する回路を提供する。
【解決手段】第１の電源ＶＤＤと、第２の電源ＶＳＳと、第３の電源ＧＮＤとを備え、前記第１の電源ＶＤＤと第２の電源ＶＳＳとを電源とする第１のトランジスタＴＲ１と第２のトランジスタＴＲ２とからなる差動回路ＤＥＦと、前記差動回路ＤＥＦの負荷であるカレントミラー回路ＣＭと、前記差動回路ＤＥＦの一方の入力に加えられる基準電圧Ｖｒｅｆと、前記差動回路ＤＥＦの他方の入力に加えられる高電圧の入力信号Ｖｉｎと、前記第１の電源ＶＤＤと第３の電源ＧＮＤとを電源とするインバータ回路ＩＮＶと、前記カレントミラー回路ＣＭとインバータ回路ＩＮＶとの間に設けられたレベルシフト回路ＳＨとで構成したことを特徴とする。 |
【特許請求の範囲】
【請求項１】 第１の電源と、第２の電源と、第３の電源とを備え、前記第１の電源と第２の電源とを電源とする第１のトランジスタと第２のトランジスタとからなる差動回路と、前記差動回路の負荷であるカレントミラー回路と、前記差動回路の一方の入力に加えられる基準電圧と、前記差動回路の他方の入力に加えられる高電圧の入力信号と、前記第１の電源と第３の電源とを電源とするインバータ回路と、前記カレントミラー回路とインバータ回路との間に設けられたレベルシフト回路とで構成したことを特徴とする高電圧レベルの検出回路。
【請求項２】 前記レベルシフト回路は、前記第１の電源と前記インバータ回路の入力に設けられた抵抗素子と、アノードが前記インバータ回路の入力に接続された第１のダイオードと、前記第３の電源にアノードが接続されカソードが前記第１のダイオードのカソードに接続される第２のダイオードと、前記第１のダイオードのカソードと前記第２の電源との間に設けられた第３のトランジスタとで構成したことを特徴とする請求項１記載の高電圧レベルの検出回路。
【請求項３】 前記第３のトランジスタのゲートとドレイン間には、ツェナーダイオードが設けられていることを特徴とする請求項２記載の高電圧レベルの検出回路。
【請求項４】 前記差動回路の高電圧が入力される第１のトランジスタとこのトランジスタの負荷である第４のトランジスタとの間に第５のトランジスタを設け、この第５のトランジスタのゲートを所定の電圧に固定したことを特徴とする請求項１又は２記載の高電圧レベルの検出回路。
【請求項５】 前記第１の電源の電圧は正電圧であり、前記第２の電源の電圧は負電圧であり、前記第３の電源の電圧はグランド電位であることを特徴とする請求項１乃至４のいづれかに記載の高電圧レベルの検出回路。
【請求項６】 少なくとも前記差動回路とカレントミラー回路とインバータ回路とレベルシフト回路とは半導体基板の一主面上に形成したことを特徴とする請求項１乃至５のいずれかに記載の高電圧レベル検出回路。
【請求項７】 高電圧の信号を低電圧のロジック信号に変換する方法であって、第１の電源と、第２の電源と、第３の電源とを備え、前記高電圧の信号を第１の電源と第２の電源との間に設けられた差動回路に入力し、この差動回路で前記高電圧の信号を基準電圧と比較し、比較結果をレベルシフト回路を介して第１の電源と第３の電源との間に設けられたインバータ回路に導いて低電圧のロジック信号を得るようにしたことを特徴とする高電圧レベルの検出方法。
【請求項８】 第１の電源の電圧が３〜５Ｖ、第２の電源の電圧が−２００Ｖ〜−５０Ｖであることを特徴とする請求項７記載の高電圧レベルの検出方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は高電圧の信号を低電圧のロジック信号に変換するのに好適な高電圧レベルの検出回路とその方法に関する。
【０００２】
【従来の技術】約−２００〜−５０Ｖ程度の高電圧の信号を３〜５Ｖ又は０Ｖの低電圧のロジック信号に変換するような回路は従来提供されていなかった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記した点に鑑み、特に、約−２００〜−５０Ｖ程度の高電圧の信号を３〜５Ｖ又は０Ｖの低電圧のロジック信号に変換するような回路とその方法を提供するものである。
【０００４】
【課題を解決するための手段】本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。即ち、本発明に係わる高電圧レベルの検出回路の第１態様は、第１の電源と、第２の電源と、第３の電源とを備え、前記第１の電源と第２の電源とを電源とする第１のトランジスタと第２のトランジスタとからなる差動回路と、前記差動回路の負荷であるカレントミラー回路と、前記差動回路の一方の入力に加えられる基準電圧と、前記差動回路の他方の入力に加えられる高電圧の入力信号と、前記第１の電源と第３の電源とを電源とするインバータ回路と、前記カレントミラー回路とインバータ回路との間に設けられたレベルシフト回路とで構成したことを特徴とするものであり、又、第２態様は、前記レベルシフト回路は、前記第１の電源と前記インバータ回路の入力に設けられた抵抗素子と、アノードが前記インバータ回路の入力に接続された第１のダイオードと、前記第３の電源にアノードが接続されカソードが前記第１のダイオードのカソードに接続される第２のダイオードと、前記第１のダイオードのカソードと前記第２の電源との間に設けられた第３のトランジスタとで構成したことを特徴とするものであり、又、第３態様は、前記第３のトランジスタのゲートとドレイン間には、ツェナーダイオードが設けられていることを特徴とするものであり、又、第４態様は、前記差動回路の高電圧が入力される第１のトランジスタとこのトランジスタの負荷である第４のトランジスタとの間に第５のトランジスタを設け、この第５のトランジスタのゲートを所定の電圧に固定したことを特徴とするものであり、又、第５態様は、前記第１の電源の電圧は正電圧であり、前記第２の電源の電圧は負電圧であり、前記第３の電源の電圧はグランド電位であることを特徴とするものであり、又、第６の態様は、少なくとも前記差動回路とカレントミラー回路とインバータ回路とレベルシフト回路とは半導体基板の一主面上に形成したことを特徴とするものである。
【０００５】又、本発明に係わる高電圧レベルの検出方法の第１の態様は、高電圧の信号を低電圧のロジック信号に変換する方法であって、第１の電源と、第２の電源と、第３の電源とを備え、前記高電圧の信号を第１の電源と第２の電源との間に設けられた差動回路に入力し、この差動回路で前記高電圧の信号を基準電圧と比較し、比較結果をレベルシフト回路を介して第１の電源と第３の電源との間に設けられたインバータ回路に導いて低電圧のロジック信号を得るようにしたことを特徴とするものであり、又、第２の態様は、第１の電源の電圧が３〜５Ｖ、第２の電源の電圧が−２００Ｖ〜−５０Ｖであることを特徴とするものである。
【０００６】
【発明の実施の形態】本発明に係る高電圧レベルの検出回路は、第１の電源と、第２の電源と、第３の電源とを備え、前記第１の電源と第２の電源とを電源とする第１のトランジスタと第２のトランジスタとからなる差動回路と、前記差動回路の負荷であるカレントミラー回路と、前記差動回路の一方の入力に加えられる基準電圧と、前記差動回路の他方の入力に加えられる高電圧の入力信号と、前記第１の電源と第３の電源とを電源とするインバータ回路と、前記カレントミラー回路とインバータ回路との間に設けられたレベルシフト回路とで構成したものであるから、約−２００〜−５０Ｖ程度の高電圧の信号を３〜５Ｖ又は０Ｖの低電圧のロジック信号に簡単な回路で、しかも、確実に変換することが可能になった。
【０００７】
【実施例】以下に、本発明の具体例を図面を参照しながら詳細に説明する。図１は、本発明に係わる高電圧レベルの検出回路の具体例の構造を示す図であって、図には、第１の電源ＶＤＤと、第２の電源ＶＳＳと、第３の電源ＧＮＤとを備え、前記第１の電源ＶＤＤと第２の電源ＶＳＳとを電源とする第１のトランジスタＴＲ１と第２のトランジスタＴＲ２とからなる差動回路ＤＥＦと、前記差動回路ＤＥＦの負荷であるカレントミラー回路ＣＭと、前記差動回路ＤＥＦの一方の入力に加えられる基準電圧Ｖｒｅｆと、前記差動回路ＤＥＦの他方の入力に加えられる高電圧の入力信号Ｖｉｎと、前記第１の電源ＶＤＤと第３の電源ＧＮＤとを電源とするインバータ回路ＩＮＶと、前記カレントミラー回路ＣＭとインバータ回路ＩＮＶとの間に設けられたレベルシフト回路ＳＨとで構成した高電圧レベルの検出回路が示されており、又、前記レベルシフト回路ＳＨは、前記第１の電源ＶＤＤと前記インバータ回路ＩＮＶの入力に設けられた抵抗素子Ｒ１と、アノードが前記インバータ回路ＩＮＶの入力に接続された第１のダイオードＤ１と、前記第３の電源ＧＮＤにアノードが接続されカソードが前記第１のダイオードＤ１のカソードに接続される第２のダイオードＤ２と、前記第１のダイオードＤ１のカソードと前記第２の電源ＶＳＳとの間に設けられた第３のトランジスタＴＲ１０とで構成した高電圧レベルの検出回路が示されており、又、前記第３のトランジスタＴＲ１０のゲートとドレイン間には、ツェナーダイオードＺＤ１が設けられている高電圧レベルの検出回路が示されており、又、前記差動回路ＤＥＦの高電圧が入力される第１のトランジスタＴＲ１とこのトランジスタの負荷である第４のトランジスタＴＲ６との間に第５のトランジスタＴＲ１１を設け、この第５のトランジスタＴＲ１１のゲートを所定の電圧に固定した高電圧レベルの検出回路が示されており、又、前記第１の電源の電圧ＶＤＤは正電圧（＋５Ｖ）であり、前記第２の電源ＶＳＳの電圧は負電圧（−１５０Ｖ）であり、前記第３の電源ＧＮＤの電圧はグランド電位（０Ｖ）であることを特徴とする高電圧レベルの検出回路が示されている。
【０００８】次に、本発明を更に詳細に説明する。図１は、本発明の第１の具体例を示す回路図であり、図２は、動作を説明する図である。初めに、本発明の構成を説明すると、差動回路ＤＦＦをなすＰｃｈの電界効果トランジスタ（以下、ＦＥＴという）ＴＲ１，ＴＲ２のソースは定電流回路を構成するＰｃｈのＦＥＴＴＲ３のドレインに接続していて、ＦＥＴＴＲ３のソースは、第１の電源である５Ｖ電源に接続している。そして、ＦＥＴＴＲ３のゲートはダイオード接続したＰｃｈのＴＲ４，ＴＲ５から成る定電圧回路で一定の電圧に保たれている。
【０００９】差動回路ＤＦＦのＦＥＴＴＲ２のゲートには基準電圧Ｖｒｅｆが加えられ、差動回路のＦＥＴＴＲ１のゲートには、高電圧の信号Ｖｉｎが加えられ、この差動回路で高電圧の信号Ｖｉｎが基準電圧Ｖｒｅｆと比較される。差動回路のＦＥＴＴＲ１、ＦＥＴＴＲ２のドレインには、夫々ＮｃｈのＦＥＴＴＲ６、ＦＥＴＴＲ７から成るカレントミラー回路が設けられ、ＦＥＴＴＲ６、ＦＥＴＴＲ７のドレインが夫々ＦＥＴＴＲ１、ＦＥＴＴＲ２のドレインに、又、ＦＥＴＴＲ６、ＦＥＴＴＲ７のソースが第２の電源である−１５０Ｖ電源ＶＳＳに接続している。
【００１０】又、５Ｖ電源ＶＳＳと第３の電源ＧＮＤであるグランド（電位０Ｖ）との間にはＰｃｈのＦＥＴＴＲ８とＮｃｈのＦＥＴＴＲ９から成るインバータ回路ＩＮＶが設けられ、ＦＥＴＴＲ８のソースが第１の電源に、ＦＥＴＴＲ９のソースがグランドＧＮＤに夫々接続していて、ＦＥＴＴＲ８のゲートがＦＥＴＴＲ９のゲートに接続していて、又、ＦＥＴＴＲ８のドレインとＦＥＴＴＲ９のドレインが接続していて、ＦＥＴＴＲ８（ＦＥＴＴＲ９）のドレインにロジック出力が得られるように構成している。
【００１１】前記したカレントミラー回路ＣＭとインバータ回路ＩＮＶとの間に設けられたレベルシフト回路ＳＨが設けられている。このレベルシフト回路ＳＨは、前記５Ｖ電源ＶＤＤと前記インバータ回路ＩＮＶの入力に設けられた抵抗素子Ｒ１と、アノードが前記インバータ回路ＩＮＶの入力に接続された第１のダイオードＤ１と、前記グランドＧＮＤにアノードが接続されカソードが前記第１のダイオードＤ１のカソードに接続される第２のダイオードＤ２と、前記第１のダイオードＤ１（第２のダイオードＤ２）のカソードにドレインが接続され前記第２の電源ＶＳＳにソースが接続されるＦＥＴＴＲ１０と、ＦＥＴＴＲ１０のゲート・ソース間に設けたツェナーダイオードＺＤ１（ツェナー電圧１５Ｖ）とで構成している。
【００１２】そして上記各回路を構成するＦＥＴＴＲ１〜ＴＲ１０、ダイオードＤ１、Ｄ２、抵抗素子Ｒ１、ツェナーダイオードＺＤ１は半導体基板上に一体に形成されている。このように構成した本発明の高電圧レベルの検出回路において、入力信号Ｖｉｎの電圧が基準電圧Ｖｒｅｆより大である場合、ＦＥＴＴＲ１はＯＦＦになり、ＦＥＴＴＲ１０もＯＦＦになり、従って、ツェナーダイオードＺＤ１のためにＦＥＴＴＲ９がＯＮになり、出力にはＬレベルが出力される。
【００１３】この場合、ＦＥＴＴＲ１０のゲート電位は、ＦＥＴＴＲ６を介して−１５０Ｖとなっている。一方、入力信号Ｖｉｎの電圧が基準電圧Ｖｒｅｆより小である場合、ＦＥＴＴＲ１はＯＮになり、従って、ノードＢの電位は−１３５Ｖとなり、これによりＦＥＴＴＲ１０がＯＮになる。
【００１４】この時、ダイオードＤ１、Ｄ２がＯＮになり、しかも、ダイオードＤ１、Ｄ２の作用によりインバータ回路ＩＮＶのゲートの電位が０Ｖに成るように各素子の定数が設定されているからＦＥＴＴＲ８がＯＮになり、この場合、出力にはＨレベルが出力される。図２はこの状態を示した図である。図３は、本発明の第２の具体例を示す回路図である。
【００１５】この回路では、図１のツェナーダイオードＺＤ１を用いずに、ＦＥＴＴＲ１とＦＥＴＴＲ６の間にＮｃｈのＦＥＴＴＲ１１を設け、ＦＥＴＴＲ１１のソースをＦＥＴＴＲ６のドレインに、又、ＦＥＴＴＲ１１のドレインをＦＥＴＴＲ１のドレインに接続し、ゲートをツェナーダイオードＺＤ２で所定の電圧に固定している。
【００１６】この為、ツェナーダイオードＺＤ２のアノードを第３の電源ＶＳＳに、ツェナーダイオードＺＤ２のカソードをＦＥＴＴＲ１１のゲートに接続し、ツェナーダイオードＺＤ２に抵抗素子Ｒ２を介して所定の電流を流している。この場合、ツェナーダイオードＺＤ２のツェナー電圧を、ＦＥＴＴＲ１０のゲート・ソース電圧＋ＦＥＴＴＲ１１のゲート・ソース電圧＋α（バラツキをカバー出来る電圧であれば良い）に設定すれば、ノードＢの電圧を一定に保つことが出来る。
【００１７】この回路では、ツェナーダイオードＺＤ１の持つ接合容量の影響を排除することが出来るから、ＦＥＴＴＲ１０がＯＮからＯＦＦになる場合、小さい遅延時間でＯＦＦになる。従って、出力信号の立ち上がりの遅延時間（レベル検出時間）が図１の回路に比べ小さくなり、高速動作が可能になる。図４は、図３の回路と図１の回路の遅延時間を比較したグラフであり、ＶＤＤ＝５Ｖ、ＶＳＳ＝−１５０Ｖ、ＺＤ２＝２３Ｖ、ＺＤ１＝１５Ｖで、入力信号として振幅１５０Ｖ、周期８μｓｅｃの矩形波、矩形波の立上がり・立下がり時間は０．５μｓｅｃの場合のシミュレーション結果を示すものである。ＲＥＦ電圧−１２０〜−５０Ｖの範囲では、立上がり判定においては０〜３０ｎｓｅｃ、立下がり判定においては１０ｎｓｅｃ遅延時間が小さい。
【００１８】これはＴＲ１０のゲート・ソース間にＺＤ１が無いので、ＺＤ１の接合容量への電荷蓄積時間が無くなり遅延時間が小さくなるためである。図５は、ツェナーダイオードＺＤ２を用いる代わりに抵抗Ｒ１、Ｒ２を用いてＦＥＴＴＲ１１のゲート電圧を所定の電圧に保持している。この回路では、ツェナーダイオードを用いていないので、図３に比べると製造プロセス上のバラツキが小さくなり、製造が容易になる。
【００１９】なお、図１の回路では、ツェナーダイオードＺＤ１を用いたが、このツェナーダイオードＺＤ１を用いないで回路を構成してもよい。又、上記説明では、第１の電源の電圧を５Ｖ、第２の電源の電圧を−１５０Ｖとして説明したが、第１の電源の電圧は３〜５Ｖでもよいし、又、第２の電源の電圧は−２００〜−５０Ｖの範囲に設定しても、本発明の効果を達成出来る。
【００２０】
【発明の効果】本発明に係る高電圧レベルの検出回路は上述のように構成したので、約−１４０〜−５０Ｖ程度の高電圧の信号を５Ｖ又は０Ｖの低電圧のロジック信号に簡単な回路で、しかも、確実に変換することが可能になった。本発明の回路は、ＰＤＰ（プラズマ・ディスプレイ・パネル）などの画質を調整するために高圧電源をパネル１枚ごとに調整する機器に搭載するような場合に好適である。
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| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
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| 【出願日】 |
平成９年（１９９７）１２月２５日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】畑 泰之
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| 【公開番号】 |
特開平１１−１８３５３０ |
| 【公開日】 |
平成１１年（１９９９）７月９日 |
| 【出願番号】 |
特願平９−３５６５６８ |
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