| 【発明の名称】 |
ＬＳＩテストパタン競合防止方式 |
| 【発明者】 |
【氏名】菅野 剛
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| 【要約】 |
【課題】ＬＳＩの試験時間を短縮し入出力端子の競合動作を防止したＬＳＩテストパタンを作成する。
【解決手段】競合ポイント検出部６はＬＳＩテストパターン５の競合ポイントを検出し、競合発生ポイント情報７を出力する。競合パタン修正部８は競合発生ポイント情報７をもとに競合ポイントでのＬＳＩテストパタン５を修正し、ＬＳＩ非競合テストパタン９を出力する。 |
【特許請求の範囲】
【請求項１】 ＬＳＩの入出力端子に与えたテストパタンの信号が競合する競合ポイントを検出し、この検出した競合発生ポイント情報により前記テストパタンの競合ポイントを修正し、ＬＳＩの非競合テストパタンを出力することを特徴とするＬＳＩテストパタン競合防止方式。
【請求項２】 ＬＳＩのテストパタンを入力し、このテストパタンの競合ポイントを検出し、競合発生ポイント情報を出力する競合ポイント検出手段と；前記競合発生ポイント情報をもとに、前記テストパタンを修正し、ＬＳＩの非競合テストパタンを出力する競合パタン修正部と；を備えたことを特徴とするＬＳＩテストパタン競合防止方式。
【請求項３】 前記テストパタンは、前記ＬＳＩの回路接続情報および機能試験情報の論理シミュレーション結果にもとづき、テストパタン生成手段により生成されることを特徴とする請求項１又は請求項２記載のＬＳＩテストパタン競合防止方式。
【請求項４】 前記非競合テストパタンは、前記競合発生ポイント情報に基づき前記テストパタンを、テストパタン修正手段により生成されることを特徴とする請求項１又は請求項２記載のＬＳＩテストパタン競合防止方式。
【請求項５】 前記テストパタン生成手段を汎用の論理シミュレータで行なうことを特徴とする請求項３記載のＬＳＩテストパタン競合防止方式。
【請求項６】 前記テストパタン修正手段を汎用の計算機で行なうことを特徴とする請求項４記載のＬＳＩテストパタン競合防止方式。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はＬＳＩテストパタン競合防止方式に関し、特にＬＳＩ入出力端子の競合動作を防止したテストパタンを作成するＬＳＩテストパタン競合防止方式に関する。
【０００２】
【従来の技術】一般にＬＳＩテスタの試験パタンを生成する場合、ＬＳＩの双方向端子の入出力を切り換えるときに信号の競合が発生し正しい試験を実施することができない場合が有り、このため入出力の競合を防止することが必要となる。
【０００３】図６は従来のＬＳＩテストパタン競合防止方式の動作を説明するタイムチャートである。
【０００４】従来のＬＳＩテストパタン競合防止方式は、入出力の切り換え時のタイミングで競合による動作エラーが発生しないようにマスクパタンを挿入している。
【０００５】図６を参照すると、入出力制御信号３が出力から入力に変化し、かつこの変化ポイントで入出力データ信号２の値が異なる場合、入出力制御信号３を除きクロック信号１および入出力データ信号２を、クロック信号１の半周期分の間前の状態を継続させるマスクパタン４を挿入した信号状態にすることにより、入出力の競合動作を防止している。
【０００６】このようなテストパタンの競合動作防止技術の一例として、例えば特開平３−１５８７７６号公報記載の「ＬＳＩのテストパタン作成方式」が知られている。
【０００７】この公報では、ＬＳＩ全体をシミュレーションモデル化し、論理シミュレーション結果に対してＬＳＩの入出力端子について状態値を抽出し、この抽出した状態値からＬＳＩのテストパタンを生成する技術が記載されている。
【０００８】
【発明が解決しようとする課題】上述した従来のＬＳＩテストパタン競合防止方式は、入出力端子の競合ポイントにマスクパタンを挿入しているため、テストパタン数が多くなりＬＳＩの試験時間が長くなるという欠点を有している。
【０００９】本発明の目的は、ＬＳＩの試験時間を短縮し入出力端子の競合動作を防止したＬＳＩテストパタンを作成するＬＳＩテストパタン競合防止方式を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＬＳＩテストパタン競合防止方式は、ＬＳＩの入出力端子に与えたテストパタンの信号が競合する競合ポイントを検出し、この検出した競合発生ポイント情報により前記テストパタンの競合ポイントを修正し、ＬＳＩの非競合テストパタンを出力することを特徴としている。ＬＳＩのテストパタンを入力し、このテストパタンの競合ポイントを検出し、競合発生ポイント情報を出力する競合ポイント検出手段と；前記競合発生ポイント情報をもとに、前記テストパタンを修正し、ＬＳＩの非競合テストパタンを出力する競合パタン修正部と；を備えたことを特徴としている。
【００１１】前記テストパタンは、前記ＬＳＩの回路接続情報および機能試験情報の論理シミュレーション結果にもとづき、テストパタン生成手段により生成されることを特徴としている。
【００１２】前記非競合テストパタンは、前記競合発生ポイント情報に基づき前記テストパタンを、テストパタン修正手段により生成されることを特徴としている。
【００１３】なお、前記テストパタン生成手段を汎用の論理シミュレータで行なうことを特徴としている。
【００１４】また、前記テストパタン修正手段を汎用の計算機で行なうことを特徴としている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。
【００１６】図１は本発明のＬＳＩテストパタン競合防止方式の一つの実施の形態を示すブロック図である。
【００１７】図１に示す本実施の形態は、ＬＳＩテストパターン５の競合ポイントを検出する競合ポイント検出部６と、競合ポイントでのＬＳＩテストパタン５を修正する競合パタン修正部８とからから構成されている。
【００１８】図２は競合ポイント発生情報を示す説明図である。
【００１９】次に、図１および図２を参照して本実施の形態の動作をより詳細に説明する。
【００２０】競合ポイント検出部６はＬＳＩテスタ（図示せず）の論理シミュレーションで作成したＬＳＩテストパタン５を入力し、テスト対象となるＬＳＩ（図示せず）の双方向端子に対する入出力の切り換え時に発生する競合発生ポイント情報７を出力する。
【００２１】競合パタン修正部８は競合発生ポイント情報７とＬＳＩテストパタン５を入力し、競合ポイントに対してＬＳＩテストパタン５を修正し、ＬＳＩ非競合テストパタン９を出力する。
【００２２】競合ポイント検出部６では、ＬＳＩテストパタン５を時系列に任意の単位時刻毎に読みとり、競合ポイントの検索を行なう。任意の時刻のテストパタンで入出力制御信号３が出力モードから入力モードに変化し、かつ入出力データ信号２が変化するかどうかを検出し、変化があればその入出力データの信号名と時刻とを図２に示す競合発生ポイント情報７として出力する。図２ではＬＳＩ端子の各入出力データを示すＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２が、クロック信号１の４０ｎｓ目で競合している情報を表示している。
【００２３】競合パタン修正部８ではＬＳＩテストパタン５を、時系列に任意の単位時刻毎に読みとり、競合ポイント検出部６で作成した競合発生ポイント情報７をもとに、その競合ポイントに入出力データ信号２の変化前の状態値を変化後の一単位時刻に上書きする。上述の処理をＬＳＩテストパタン５の終了時刻まで繰り返し、ＬＳＩ非競合テストパタン９を生成する。
【００２４】図３は図１の動作の詳細を示す説明図である。
【００２５】図４は競合ポイント検出動作を示すタイムチャートである。
【００２６】図５は競合ポイント修正動作を示すタイムチャートである。
【００２７】なお、図４，５において図６に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００２８】図３を参照すると、論理シミュレーションプログラム１２と、テストパタン生成プログラム１４と、テストパタン修正プログラム１７とで構成されている。
【００２９】論理シミュレーションプログラム１２では、ＬＳＩの回路接続情報１０と機能試験情報１１とを入力し、シミュレーション結果情報１３を出力する。テストパタン生成プログラム１４ではシミュレーション結果情報１３を、単位時間にサンプリングしテストパタン情報１５を出力し、このときＬＳＩの双方向端子の入出力制御信号３と入出力データ信号２とを参照して、競合ポイントを検出し競合発生ポイント情報７を出力する。
【００３０】テストパタン修正プログラム１７では、テストパタン情報１５と競合発生ポイント情報７とを入力し、ＬＳＩ非競合テストパタン９を出力する。
【００３１】次に図４を参照すると、入出力制御信号３が出力モードから入力モードに変化し、かつ入出力データ信号２が入出力制御信号３の変化前データ１９（“０”）と変化後データ２０（“１”）とで異なる場合、この異なるポイントを競合ポイント２１として検出する。
【００３２】図５を参照すると、競合発生ポイント情報７で検出した競合ポイント２１の前後のデータにより、入出力制御信号３の変化に対応した入出力データ信号２の変化後のデータｅ２４（“１”）を、変化前のデータｄ２３（“０”）にホールドする。従って、クロック信号１の４０ｎｓ目の立ち上がりで読み取らずに、次の６０ｎｓ目の立ち上がりのタイミング２２で競合しないポイントのデータを読み取る。このとき実際にＬＳＩが取り込むクロック信号１の立ち上がりのタイミング２２より以前の状態値に修正されるので、実動作に何の変化も起きない。
【００３３】上述のようにＬＳＩテストパタン５を競合ポイント検出部６により、実際に競合する信号とその時間を検出し、修正のための競合発生ポイント情報７を出力する。その後、競合パタン修正部８により、競合発生ポイント情報７をもとにＬＳＩテストパタン５を自動的に修正し、入出力動作が競合しないＬＳＩ非競合テストパタン９を生成出力する。
【００３４】なお、ＬＳＩテストパタン５の生成を汎用の論理シミュレータで行ない、またＬＳＩテストパタン５の修正を汎用の計算機で行なうことが可能である。
【００３５】
【発明の効果】以上説明したように、本発明のＬＳＩテストパタン競合防止方式は、テストパタンにマスクパタンを挿入することなく競合動作を防止できるので、ＬＳＩのテスト時間を短縮できるという効果を有している。
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| 【出願人】 |
【識別番号】０００２３２２５４
【氏名又は名称】日本電気通信システム株式会社
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| 【出願日】 |
平成９年（１９９７）１１月２６日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】京本 直樹 （外２名）
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| 【公開番号】 |
特開平１１−１６０４０３ |
| 【公開日】 |
平成１１年（１９９９）６月１８日 |
| 【出願番号】 |
特願平９−３２４７０４ |
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