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【発明の名称】 半導体集積回路、半導体集積回路の論理設計方法及び装置
【発明者】 【氏名】篠原 直子
【要約】 【課題】半導体集積回路の直流特性の試験時間を短縮し、また、直流特性試験用パタンを短くする。

【解決手段】組み合わせ回路０とＤフリップフロップ１〜１２とで論理設計されたＬＳＩにおいて、Ｄフリップフロップを、外部接続端子から供給されるモード選択信号によって通常のデータ入力／出力とスキャンデータ入力／出力とを切り替えられるスキャンタイプフリップフロップ１〜１２に置き換える。そして、これらをスキャンチェーンｐでつなげた後、スキャンタイプフリップフロップ１〜１２を４個ずつに分割して、その間に初期状態設定が可能なＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３を挿入する。Ｄフリップフロップ１３−１〜１３−３は、状態「０」に初期設定され、Ｄフリップフロップ１４−１〜１４−３は、状態「１」に初期設定される。
【特許請求の範囲】
【請求項１】複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有する半導体集積回路であって、前記複数のスキャンタイプフリップフロップの間に、所定の状態に初期状態が設定されるフリップフロップが挿入されていることを特徴とする半導体集積回路。
【請求項２】前記複数のスキャンタイプフリップフロップは、所定の個数の組で分割され、各分割されたスキャンタイプフリップフロップの組の間に、前記所定の状態に初期状態が設定されるフリップフロップが挿入されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】前記複数のスキャンタイプフリップフロップの間に挿入される前記所定の状態に初期状態が設定されるフリップフロップは、「０」の状態に設定されるものと「１」の状態に設定されるものとをそれぞれ少なくとも１つずつ含むことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】前記複数のスキャンタイプフリップフロップのうちの少なくとも一部は、外部にデータを出力するための端子に直結していることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】半導体集積回路の論理設計データに基づいて、該半導体集積回路を複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有するものに論理設計する半導体集積回路の論理設計方法であって、前記論理設計データに含まれているフリップフロップを抽出するフリップフロップ抽出ステップと、前記フリップフロップ抽出ステップで抽出したフリップフロップをスキャンタイプフリップフロップに置き換える置換ステップと、前記置換ステップで置換されたスキャンタイプフリップフロップをスキャンパスでつないでスキャンチェーンを作成するスキャンチェーン作成ステップと、前記スキャンチェーン作成ステップで作成されたスキャンチェーンを、前記置換されたスキャンタイプフリップフロップの所定個数毎に分割する分割ステップと、前記分割ステップで分割されたスキャンチェーンの分割位置に、所定の状態に初期状態が設定されるフリップフロップを挿入し、分割されたスキャンタイプフリップフロップの前後にスキャンパスで接続する挿入ステップと、を含むことを特徴とする半導体集積回路の論理設計方法。
【請求項６】半導体集積回路の論理設計データに基づいて、該半導体集積回路を複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有するものに論理設計する半導体集積回路の論理設計装置であって、前記論理設計データに含まれているフリップフロップを抽出するフリップフロップ抽出手段と、前記フリップフロップ抽出手段が抽出したフリップフロップをスキャンタイプフリップフロップに置き換える置換手段と、前記置換手段が置換したスキャンタイプフリップフロップをスキャンパスでつないでスキャンチェーンを作成するスキャンチェーン作成手段と、前記スキャンチェーン作成手段が作成したスキャンチェーンを、前記置換されたスキャンタイプフリップフロップの所定個数毎に分割する分割手段と、前記分割手段が分割したスキャンチェーンの分割位置に、所定の状態に初期状態が設定されるフリップフロップを挿入し、分割されたスキャンタイプフリップフロップの前後にスキャンパスで接続する挿入手段と、を備えることを特徴とする半導体集積回路の論理設計装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体集積回路並びに該半導体集積回路の論理設計方法及び装置に関し、特に半導体集積回路のテストを行うためのスキャンパスの設計に関するものである。
【０００２】
【従来の技術】半導体集積回路として、テストを容易化するために、回路内のフリップフロップをスキャンタイプとし、これらをスキャンパスでつなき、フリップフロップの内部状態によって外部出力端子から出力される信号を定義するものが知られている。このような半導体集積回路では、回路設計後に作成されたファンクション試験用パタンと直流特性試験用パタンを用いて、ぞれぞれファンクション試験と直流特性試験とが別々に行われる。
【０００３】このうち直流特性試験は、半導体集積回路の各端子の直流特性（出力電圧特性（ＶOH、ＶOL）、入力・出力電圧特性（ＩIH、ＩIL、ＩOH、ＩOL）等）を調べるために必要となるものであり、各端子についてこれらの全試験を行うためには、それぞれハイレベル「１」とローレベル「０」の状態をもつことが必要となる。ここで、外部出力端子がスキャンタイプフリップフロップに直結している場合には、このスキャンタイプフリップフロップの内部状態を「０」または「１」に設定することによって行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来のこのような試験を行うための半導体集積回路において、スキャンタイプフリップフロップの内部状態を「０」または「１」の所望の値に設定するときは、すべてスキャンインデータ端子から入力されるスキャンインデータによっていた。このため、スキャンチェーンの末端につながれたスキャンタイプフリップフロップの内部状態を所望の値に設定するまでには、ほぼスキャンチェーンにつながれたフリップフロップ数分のクロック期間が必要であり、直流特性の試験のために時間がかかっており、また、直流特性の試験用パタンも長くなっていた。しかも、半導体集積回路の集積度が増加すればするほど、この問題が顕著になっていた。
【０００５】本発明は、上記従来技術の問題点を解消するためになされたものであり、直流特性の試験時間を短縮し、また、直流特性試験用パタンを短くすることが可能な半導体集積回路、並びに該半導体集積回路の論理設計方法及び装置を提供することを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため、本発明の第１の観点にかかる半導体集積回路は、複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有する半導体集積回路であって、前記複数のスキャンタイプフリップフロップの間に、所定の状態に初期状態が設定されるフリップフロップが挿入されていることを特徴とする。
【０００７】上記半導体集積回路では、前記複数のスキャンタイプフリップフロップの間に、所定の状態に初期状態が設定されるフリップフロップが挿入されており、スキャンクロックの入力に従って、前記所定の状態に初期状態が設定されるフリップフロップからシフトされて、前記複数のスキャンタイプフリップフロップのそれぞれの状態が設定される。このため、半導体集積回路の外部接続端子として設けられたスキャンイン端子からの入力によらなくても、スキャンタイプフリップフロップの状態を所望の状態に設定できる。このため、スキャンチェーンの末端のスキャンタイプフリップフロップでも、前記所定の状態に初期状態が設定されるフリップフロップ数程度のスキャンクロック期間で、所望の状態に設定することができ、直流特性を試験するための時間を従来のものに比べて短縮することができると共に、直流特性試験用パタンも短くすることができる。
【０００８】上記半導体集積回路において、前記複数のスキャンタイプフリップフロップは、例えば、所定の個数の組で分割されているものとすることができる。この場合、各分割されたスキャンタイプフリップフロップの組の間に、前記所定の状態に初期状態が設定されるフリップフロップが挿入されたものとしてもよい。
【０００９】上記半導体集積回路において、前記複数のスキャンタイプフリップフロップの間に挿入される前記所定の状態に初期状態が設定されるフリップフロップは、各挿入位置において「０」の状態に設定されるものと「１」の状態に設定されるものとをそれぞれ少なくとも１つずつ含むことを好適とする。
【００１０】すなわち、直流特性は、「０」の状態の場合と、「１」の状態の場合とのそれぞれについて試験する必要がある。従って、上記のように「０」の状態に設定されるフリップフロップと「１」の状態に設定されるフリップフロップの双方とを挿入することによって、スキャンタイプフリップフロップの状態を「０」と「１」とのいずれにも短い期間で設定することができる。
【００１１】上記半導体集積回路において、前記複数のスキャンタイプフリップフロップのうちの少なくとも一部は、外部にデータを出力するための端子に直結しているものとすることができる。
【００１２】上記目的を達成するため、本発明の第２の観点にかかる半導体集積回路の論理設計方法は、半導体集積回路の論理設計データに基づいて、該半導体集積回路を複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有するものに論理設計する半導体集積回路の論理設計方法であって、前記論理設計データに含まれているフリップフロップを抽出するフリップフロップ抽出ステップと、前記フリップフロップ抽出ステップで抽出したフリップフロップをスキャンタイプフリップフロップに置き換える置換ステップと、前記置換ステップで置換されたスキャンタイプフリップフロップをスキャンパスでつないでスキャンチェーンを作成するスキャンチェーン作成ステップと、前記スキャンチェーン作成ステップで作成されたスキャンチェーンを、前記置換されたスキャンタイプフリップフロップの所定個数毎に分割する分割ステップと、前記分割ステップで分割されたスキャンチェーンの分割位置に、所定の状態に初期状態が設定されるフリップフロップを挿入し、分割されたスキャンタイプフリップフロップの前後にスキャンパスで接続する挿入ステップと、を含むことを特徴とする。
【００１３】上記目的を達成するため、本発明の第３の観点にかかる半導体集積回路の論理設計装置は、半導体集積回路の論理設計データに基づいて、該半導体集積回路を複数のスキャンタイプフロップフロップがスキャンパスでつながれたスキャンチェーンを有するものに論理設計する半導体集積回路の論理設計装置であって、前記論理設計データに含まれているフリップフロップを抽出するフリップフロップ抽出手段と、前記フリップフロップ抽出手段が抽出したフリップフロップをスキャンタイプフリップフロップに置き換える置換手段と、前記置換手段が置換したスキャンタイプフリップフロップをスキャンパスでつないでスキャンチェーンを作成するスキャンチェーン作成手段と、前記スキャンチェーン作成手段が作成したスキャンチェーンを、前記置換されたスキャンタイプフリップフロップの所定個数毎に分割する分割手段と、前記分割手段が分割したスキャンチェーンの分割位置に、所定の状態に初期状態が設定されるフリップフロップを挿入し、分割されたスキャンタイプフリップフロップの前後にスキャンパスで接続する挿入手段と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面を参照して、本発明の実施の形態について説明する。
【００１５】図１は、この実施の形態にかかるスキャンパスを設けたＬＳＩの回路構成を示すブロック図である。図示するように、このＬＳＩは、組み合わせ回路０と、スキャンタイプフリップフロップ１〜１２と、Ｄフリップフロップ１３−１〜１３−３、１４−１〜１４−３とから概略構成されている。このＬＳＩは、外部接続端子として、スキャンインデータ端子Ｓｉと、スキャンアウトデータ端子Ｓｏと、データ出力端子７ｏ〜１２ｏと、データ入力端子（図示せず）と、クロック入力端子（図示せず）と、スキャンクロック入力端子（図示せず）と、モード選択信号入力端子（図示せず）とを有する。
【００１６】組み合わせ回路０は、ＡＮＤ、ＯＲなどの論理回路の組み合わせによって構成されている。但し、組み合わせ回路０中には、フリップフロップは存在しない。
【００１７】スキャンタイプフリップフロップ１〜１２は、後述するように論理設計されたＬＳＩ中に含まれるＤフリップフロップが置き換えられたものである。スキャンタイプフリップフロップ１〜１２は、図２に示すように、セレクタ２１とＤフリップフロップ本体２２とから構成され、データ入力端子Ｄ、データ出力端子Ｑ及びクロック入力端子ＣＫの他に、スキャンイン端子Ｓ＿ＩＮ、スキャンアウト端子Ｓ＿ＯＵＴ及びモード入力端子ＭＯＤＥを備える。セレクタ２１は、モード入力端子ＭＯＤＥから入力されたモード選択信号に従って、データ入力端子Ｄとスキャンイン端子Ｓ＿ＩＮとを切り替え、切り替えられた方の端子から入力された信号をＤフリップフロップ本体２２の入力端子Ｄに供給する。Ｄフリップフロップ本体２２の出力端子Ｑから出力された信号は、データ出力端子Ｑとスキャンアウト端子Ｓ＿ＯＵＴから外部に出力される。
【００１８】スキャンタイプフリップフロップ１〜６のデータ入力端子Ｄは、このＬＳＩのデータ入力端子または組み合わせ回路０にそれぞれ接続されている。スキャンタイプフリップフロップ７〜１２のデータ出力端子は、このＬＳＩのデータ出力端子７ｏ〜１２ｏにそれぞれ接続されている。
【００１９】Ｄフリップフロップ１３−１〜１３−３は、外部入力によって初期状態を「０」（ローレベル）に設定できるように構成されている。Ｄフリップフロップ１４−１〜１４−３は、外部入力によって初期状態を「１」（ハイレベル）に設定できるように構成されている。Ｄフリップフロップ１３−１〜１３−３、１４−１〜１４−３では、データ入力端子がスキャンイン端子Ｓ＿ＩＮとして、データ出力端子がスキャンアウト端子Ｓ＿ＯＵＴとして用いられる。なお、Ｄフリップフロップ１３−１〜１３−３、１４−１〜１４−３への初期状態の設定は、モード選択信号によってなされる。
【００２０】スキャンタイプフリップフロップ１〜１２及びＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３は、互いにスキャンアウト端子Ｓ＿ＯＵＴとスキャンイン端子Ｓ＿ＩＮとがスキャンパスｐで繋がれており、モード選択信号がスキャンモードに切り替えられたとき、スキャンクロックの入力に従って内部状態が順次シフトする。このＬＳＩのスキャンインデータ端子Ｓｉは、Ｄフリップフロップ１３−１のスキャンイン入力端子Ｓ＿ＩＮに、スキャンアウトデータ端子Ｓｏはスキャンタイプフリップフロップのスキャンアウト端子Ｓ＿ＯＵＴにそれぞれ接続されている。
【００２１】なお、このＬＳＩは、クロック入力端子から入力される通常のクロックとスキャンクロック入力端子から入力されるスキャンクロックとをモード信号入力端子モード信号選択端子から入力されるモード選択信号に従って切り替えるセレクタ（図示せず）を備える。このセレクタから出力される通常のクロックまたはスキャンクロックは、スキャンタイプフリップフロップ１〜１２或いはＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３のクロック入力端子に入力される。
【００２２】以下、上記ＬＳＩの設計及び上記ＬＳＩのテストで使用する後述するファンクション試験用パタン及び直流特性試験用パタンを生成する（以下、ＬＳＩ設計／テストパタン生成という）方法について説明する。
【００２３】まず、ＬＳＩ設計／テストパタン生成システムについて、図３を参照して説明する。図示するように、このＬＳＩ設計／テストパタン生成システムは、バス３０を介して互いに接続されたＣＰＵ３１と、記憶装置３２と、入力装置３３と、表示装置３４と、出力装置３５と、ファイル装置３６とから構成されている。
【００２４】ＣＰＵ３１は、記憶装置３２に記憶された処理プログラムに従って、後述するフローチャートに示す処理を実行する。記憶装置３２は、主記憶装置及び補助記憶装置から構成され、ＣＰＵ３１の処理プログラム、処理データを記憶すると共に、ＣＰＵ３１のワークエリアとして使用される。入力装置３３は、キーボード、マウスなどによって構成され、オペレータの操作に従ってＣＰＵ３１に指示入力をする。表示装置３４は、ＣＲＴなどによって構成され、ＣＰＵ３１が実行する処理に関しての操作指示を表示してオペレータに示す。出力装置３５は、後述する処理によって作成されたファンクション試験用パタン及び直流特性試験用パタンを、例えば、試験用の装置が読み込んで実行できる形で出力する。
【００２５】ファイル装置３６には、上記の回路構成を有するＬＳＩを含む複数のＬＳＩのの論理設計データが格納されている。ファイル装置３６には、また、後述する処理によってスキャンチェーンが付加されたＬＳＩの論理設計データも格納される。
【００２６】次に、図３のシステムにおいて、ＣＰＵ３１が実行するＬＳＩ設計／テストパタン生成の処理について、図４のフローチャートを参照して説明する。このフローチャートの処理は、ＬＳＩ設計／テストパタン生成システムのオペレータが入力装置３３を操作することによって、ファイル装置３６に格納されたＬＳＩの論理設計データを指定して、スキャンチェーンの付加を行う対象となる回路（以下、対象回路という）を指定することによって開始する。
【００２７】処理が開始すると、ＣＰＵ３１は、対象回路に含まれるフリップフロップを検出する（ステップＳ１１）。ＣＰＵ３１は、ステップＳ１１で検出したフリップフロップを、図２に示したスキャンタイプフリップフロップに置き換える（スキャン化する）処理を行う（ステップＳ１２）。そして、ＣＰＵ３１は、ステップＳ１２で置き換えられたスキャンタイプフリップフロップのスキャンイン端子Ｓ＿ＩＮとスキャンアウト端子Ｓ＿ＯＵＴとを順次スキャンパスでつないで、スキャンチェーンを作成する（ステップＳ１３）。
【００２８】次に、ＣＰＵ３１は、入力装置３３からのスキャンチェーンの分割間隔の入力を待機する（ステップＳ１４）。オペレータの操作によって、入力装置３３からスキャンチェーンの分割間隔の入力がなされると、ＣＰＵ１３は、入力された分割間隔に従って、ステップＳ１３で作成したスキャンチェーンを分割する（ステップＳ１５）。
【００２９】次に、ＣＰＵ３１は、ステップＳ１５で分割したスキャンチェーンの分割位置に、外部入力によって初期状態を設定できるノーマルタイプのＤフリップフロップを挿入し、分割されたスキャンチェーンと共に互いにスキャンパスでつなぐ（ステップＳ１６）。なお、ステップＳ１６でスキャンチェーンの各分割位置に挿入するＤフリップフロップの数は任意である。もっとも、挿入するＤフリップフロップの数を２個とする場合には、設定される初期状態は順に「０」「１」または「１」「０」とするのが望ましく、３個とする場合には、順に「０」「１」「０」または「１」「０」「１」とするのが望ましい。
【００３０】そして、ＣＰＵ３１は、スキャンクロック入力端子と、スキャンクロックと通常のクロックとを選択するセレクタを追加し、このセレクタの出力端子と各フリップフロップ（スキャンタイプフリップフロップと初期状態の設定が可能なＤフリップフロップ）のクロック入力端子とを接続する。さらに、ＣＰＵ３１は、モード選択信号入力端子を追加し、このモード選択信号の入力端子をステップＳ１２で置き換えたスキャンタイプフリップフロップのセレクタ２１と、スキャンクロックと通常のクロックとを切り替えるためのセレクタとに接続する（ステップＳ１７）。
【００３１】以上のステップＳ１１〜Ｓ１７の処理によって、テスト機能を実現するためのスキャンパスが設けられた上記の図１に示すようなＬＳＩの論理設計が終了する。この論理設計データに基づいて、ファイル装置３６に格納され、ＣＡＤ（Computer Assisted Design）ソフトによる処理に従って、ＬＳＩのレイアウト設計がなされる。そして、このレイアウト設計に従って、論理設計されたＬＳＩのチップが製造される。
【００３２】再び、フローチャートの説明に戻る。ステップＳ１７のスキャンクロックとモード選択信号の挿入との処理を終了すると、ＣＰＵ３１は、ファンクション試験用ＡＴＧ（Auto Test pattern Generator）の処理プログラムと直流特性試験用ＡＴＧのプログラムとを立ち上げ、以下、この２つの処理を並行して実行する。
【００３３】ファンクション試験用ＡＴＧでは、ＣＰＵ３１は、ステップＳ１７までの処理で作成された論理設計データに基づいて、製造されたＬＳＩに論理異常がないかを検出するためのファンクション試験用パタンを生成する（ステップＳ１８）。そして、ＣＰＵ３１は、生成されたファンクション試験用パタンを試験用の装置が読み込んで実行できる形にして出力装置３５から出力させる（ステップＳ２０）。なお、このファンクション試験用パタンは、スキャンインすべき入力データと、スキャンアウトされる出力データの期待値とからなり、ファンクション試験は、実際にスキャンアウトされた出力データと、ファンクション試験用パタンに含まれる出力データの期待値とを比較することによって行われるものである。また、ファンクション試験は、ＬＳＩをＬＳＩテスタと呼ばれる試験装置に実装し、ファンクション試験パタンの入力データに対応する入力電圧を印加し、出力データに対応する出力電圧が得られるかどうかを試験する。
【００３４】直流特性試験用ＡＴＧでは、ＣＰＵ３１は、ステップＳ１７までの処理で作成された論理設計データに基づいて、製造されたＬＳＩの直流特性を検出するための直流特性試験用パタンを生成する（ステップＳ１９）。そして、ＣＰＵ３１は、生成された直流特性試験用パタンを試験用の装置が読み込んで実行できる形にして出力装置３５から出力させる（ステップＳ２１）。なお、直流特性は、半導体集積回路の各端子の直流特性（出力電圧特性（ＶOH、ＶOL）、入力・出力電圧特性（ＩIH、ＩIL、ＩOH、ＩOL）等）を調べるために必要となるものであり、各端子についてこれらの全試験を行うためには、それぞれハイレベル「１」とローレベル「０」の状態をもつことが必要となる。直流特性試験用パタンも、スキャンインすべき入力データと、スキャンアウトされる出力データの期待値とからなる。直流特性試験も、ファンクション試験と同様に、ＬＳＩをＬＳＩテスタと呼ばれる試験装置に実装する。直流特性パタンの入力データに対応する入力電圧と出力電流などの他の条件を印加し、ここで、出力データが試験規格を満足するかどうかを試験する。
【００３５】以下、図１のＬＳＩのテスト時における動作について、図５のタイミングチャートを参照して説明する。この動作は、ＬＳＩをテスト用の装置に実装した状態で行われるものである。
【００３６】タイミングｔ０において、モード選択信号入力端子から入力されるモード選択信号は、通常モードとなっている。このとき、セレクタがスキャンクロックではなく、通常のクロックを選択して出力するため、スキャンクロックＳ＿ＣＬＫのフリップフロップへの入力はなく、また、スキャンタイプフリップフロップ１〜１２及びＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３の状態は、不定となっている。
【００３７】次に、タイミングｔ１において、モード選択信号入力端子から入力されるモード選択信号は、通常モードからスキャンモードに切り替えられたとする。これにより、Ｄフリップフロップ１３−１〜１３−３の状態が「０」に設定され、Ｄフリップフロップ１４−１〜１４−３の状態が「１」に設定される。また、スキャンモードの信号により、セレクタが通常のクロックでなく、スキャンクロックを選択して出力する。さらに、スキャンタイプフリップフロップ１〜１２のセレクタ２１は、スキャンイン端子Ｓ＿ＩＮからの信号を選択してＤフリップフロップ本体２２のデータ入力端子Ｄに供給する。
【００３８】タイミングｔ２からは、セレクタからスキャンクロックＳ＿ＣＬＫが出力される。そして、このスキャンクロックの立ち上がりタイミング毎に、スキャンパスｐでつながれたスキャンチェーン上のスキャンタイプフリップフロップ１〜１２及びＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３の値（内部状態）がシフトしていく。なお、スキャンインデータ端子Ｓｉから入力されるスキャンインデータは、ここでは「０」のままとする。
【００３９】このようなスキャンクロックの入力により、例えば、スキャンタイプフリップフロップ１２の内部状態は、タイミングｔ０〜ｔ４までは不定のままであるが、Ｄフリップフロップ１４−１よりシフトされてきた値によって、タイミングｔ５において「１」となる。また、タイミングｔ６において、Ｄフリップフロップ１３−１よりシフトされてきた値によって、「０」となる。すなわち、モード選択信号をスキャンモードとしてから、５クロックタイミング後までに、スキャンタイプフリップフロップ１２の内部状態を「０」と「１」との両方に設定できることとなる。同様にして他のスキャンタイプフリップフロップ１〜１１について検証してみても、スキャンモードの設定から５クロックタイミング後までには、内部状態を「０」と「１」の両方に設定できることがわかる。
【００４０】これに対して、比較例として、図１の回路にＤフリップフロップ１３−１〜１３−３、１４−１〜１４−３のスキャンチェーンへの挿入がない、従来型のＬＳＩについて考える。この場合、スキャンチェーンにつながれたスキャンタイプフリップフロップ１〜１２への内部状態を所望の値に設定するためには、スキャンインデータ端子Ｓｉからの入力によらなければならない。このため、スキャンタイプフリップフロップ１２の状態を「０」と「１」との両方に設定するまでには、１２クロック期間を要することとなる。
【００４１】以上説明したように、この実施の形態のＬＳＩでは、スキャンタイプフリップフロップ１〜１２の状態を「０」及び「１」の両方に設定し、スキャンタイプフリップフロップ１〜１２に直結した出力端子７ｏ〜１２ｏの状態を「０」及び「１」の両方にできるまでの期間を、従来型のＬＳＩよりも短くすることができる。このため、ＬＳＩの直流特性試験を短期間で行うことができ、直流特性試験用パタンも短くて済むようになる。
【００４２】上記の実施の形態において、図１のＬＳＩの回路は、スキャンタイプフリップフロップ１〜１２は、４個ずつで分割されていたが、この分割間隔は任意である。また、分割された位置に挿入されているＤフリップフロップの数、及びそれぞれ設定される初期状態、さらにその順番も任意であり、例えば、分割された位置に挿入されるＤフリップフロップをそれぞれ１つずつとし、設定される初期状態を交互に「０」または「１」としてもよい。
【００４３】上記の実施の形態では、ＬＳＩに本発明を適用した場合について説明したが、本発明は、例えば、一般にＭＳＩ或いはＶＬＳＩと呼ばれるものなど、任意の集積度の半導体集積回路に適用することができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、半導体集積回路の直流特性試験を短期間で行うことができ、直流特性試験用パタンも短くて済む。
【出願人】 【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【出願日】 平成９年（１９９７）１２月２日
【代理人】 【弁理士】
【氏名又は名称】古溝 聡 （外１名）
【公開番号】 特開平１１−１６０３９９
【公開日】 平成１１年（１９９９）６月１８日
【出願番号】 特願平９−３３１７２９