トップ :: G 物理学 :: G01 測定;試験




【発明の名称】 半導体装置
【発明者】 【氏名】鈴木 征一
【要約】 【課題】テープキャリア上に搭載される、多電源の回路本体を含む半導体素子により形成される半導体装置のバーインテストの低コスト化を図る。

【解決手段】半導体装置を形成する半導体素子１は、回路本体１６と、ＰＭＯＳトランジスタによるスイッチ１７、１８および１９、インバータ２０、分圧抵抗２２、２３およびプルアップ抵抗２１を含むテスティング回路１５とを備えて構成される。回路本体１６に対する供給電源の数は、ＶDD電源端子１１より供給される電源電圧、ＶSS電源端子１４より供給される電源電圧およびＶCC電源端子２４より供給される電源電圧を含む３種類であり、回路本体１６の機能に応じて多電源回路に類している。当該半導体素子１の入力端子９、出力端子１０、ＶDD電源端子１１、ＶSS電源端子１４、ＶCC電源端子２４およびテスティング端子１２は、それぞれ半導体装置のリードおよびパッドに接続されている。
【特許請求の範囲】
【請求項１】 テープキャリア上に複数の半導体素子を搭載して形成され、当該複数の半導体素子に対するバーインテストを同時に行うための電源ラインを備えており、前記複数の半導体素子が、それぞれ固有の基本機能を有する回路本体と、当該回路本体の機能テストならびにバーインテストの実施に対応して供給印加される複数の電源電圧源からの電源電圧を切替制御するテスト制御手段とを少なくとも備えて構成される半導体装置において、バーインテスト時において、前記半導体素子のバーインテスト用ＶDD電源端子より印加され、前記回路本体の第１の電源端子に供給されるバーインテスト用電源電圧、ならびに当該半導体素子のＶSS電源端子に印加され、当該回路本体の第２の電源端子に供給される電源電圧とともに、前記バーインテスト用電源電圧の抵抗分圧により生成される電圧を多電源電圧の代替え電圧として、前記回路本体に供給するように機能する少なくとも１個以上の抵抗分圧回路と、機能テスト時の電源電圧の供給経路をバーインテスト時の電源電圧の供給経路に切替えるスイッチ手段と、当該スイッチ手段のオン・オフを制御するスイッチ制御信号を生成出力する電源電圧切替手段とを、少なくとも前記テスト制御手段内に備えて構成されることを特徴とする半導体装置。
【請求項２】 前記電源電圧切替手段が、前記半導体素子のバーインテスト用ＶDD電源端子およびＶSS電源端子より印加される電源電圧の供給を受けて、前記半導体素子のテスティング端子に設定されるレベル信号を反転し、所定のスイッチ制御信号として出力するインバータと、前記バーインテスト用ＶDD電源端子と前記インバータの入力端との間に挿入接続されるプルアップ抵抗と、を備えて構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】 前記スイッチ手段が、前記バーインテスト用ＶDD電源端子と前記回路本体の第１の電源端子との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第１のスイッチ手段と、前記バーインテスト用ＶDD電源端子と前記抵抗分圧回路の高電位側の端末との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第２のスイッチ手段と、前記抵抗分圧回路の電圧分割点と前記回路本体の第３の電源端子との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第３のスイッチ手段と、を備えて構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】 前記抵抗分圧回路が、前記第２のスイッチ手段と前記ＶSS電源端子との間に接続される第１および第２の抵抗により形成され、当該第１および第２の抵抗の接続点に対応する電圧分割点が、前記回路本体の第３の電源端子に接続されることを特徴とする請求項１および３記載の半導体装置。
【請求項５】 前記第１のスイッチ手段が、ソースが前記バーインテスト用ＶDD電源端子に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記回路本体の第１の電源端子に接続される第１のＰＭＯＳトランジスタにより構成され、前記第２のスイッチ手段が、ソースが前記バーインテスト用ＶDD電源端子に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記抵抗分割回路の高電位側の端末に接続される第２のＰＭＯＳトランジスタにより構成され、前記第３のスイッチ手段が、ソースが前記抵抗分割回路の電圧分割点に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記回路本体の第２の電源端子に接続される第３のＰＭＯＳトランジスタにより構成されることを特徴とする請求項３および４記載の半導体装置。
【請求項６】 テープキャリア上に複数の半導体素子を搭載して形成され、当該複数の半導体素子に対するバーインテストを同時に行うための電源ラインを備えており、前記複数の半導体素子が、それぞれ固有の基本機能を有する回路本体と、当該回路本体の機能テストならびにバーインテストの実施に対応して供給印加される複数の電源電圧源からの電源電圧を切替制御するテスト制御手段とを少なくとも備えて構成される半導体装置において、前記テスト制御手段が、陽極側が前記半導体装置のバーインテスト用ＶDD電源端子が接続され、陰極側が前記回路本体の第１の電源端子に接続される第１のダイオードと、前記バーインテスト用ＶDD電源端子と、前記半導体素子の第２の電源端子との間に挿入接続され、電圧分割点が前記回路本体の第３の電源端子に接続される抵抗分圧回路と、陽極側が前記抵抗分圧回路の電圧分割点に接続され、陰極側が前記回路本体の第３の電源端子に接続される第２のダイオードと、を備えて構成され、機能テスト時においては、前記回路本体の第１の電源端子に印加される所定の電源電圧に対比して前記バーインテスト用ＶDD電源端子に印加される電源電圧を低電位に抑制し、前記第１および第２のダイオードをオフ状態に設定するとともに、バーインテスト時においては、前記第１の電源端子に対する所定の電源電圧の供給を停止し、前記バーインテスト用ＶDD電源端子より正規のバーインテスト用ＶDD電源電圧を印加して、前記第１および第２のダイオードをオン状態に設定することを特徴とする半導体装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、特にテープキャリア方式により実装された半導体素子に、機能テスト用の通電回路を設けて構成される半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置における半導体素子については、初期不良品を排除するために、製造直後において当該半導体素子に対する機能テストが行われているが、その後において経時的に現れてくる不良については、製造後一定時間デバイスに通電をして、不良品を除去するためのバーインテストが行われている。通常、このバーインテストにおいては、高温にて経時的に現れる不良の発生を加速させて行うことが多い。
【０００３】一般に、本発明の対象とする、複数個の半導体素子を、一つのテープに搭載して、所謂テープキャリア方式により実装されている半導体素子においては、構成要素の半導体素子に含まれる回路本体は、主としてドライバとしての機能を有する半導体集積回路であり、従って、高耐圧としての対応機能を有するとともに、コントロール系の電源とドライバ系の電源が輻輳して存在しており、所謂多電源素子としての性質を有している。このような回路本体を含む半導体素子に対して、上記のバーインテストを行う場合には、各半導体素子に対して同時に通電を行うことが必要となるが、対応する半導体素子内の回路本体が多電源であるために、各半導体素子に対して、共通してバーインテスト用の電源を供給することに関して、当該バーインテスト実行上の困難な問題が存在している。
【０００４】上述のように、半導体素子に対してバーインテストを行う場合には、一般に、各半導体素子に対して同時に通電を行うために、それぞれの半導体素子に対しては、共通してバーインテスト用の電源ラインが設けられている。その従来例として、図１、図４および図５には、特開平０６−３１０５７８号公報に示されている半導体装置における外観構成を示す部分平面図、および当該半導体装置に含まれる第１および第２の半導体素子の回路構成図が示されている。この従来例においては、長尺フィルムにより形成されるテープキャリア１の幅方向の中央部位には、複数個のデバイスホール３が配列形成されており、またテープキャリア２の両側には、多数個のスプロケットホール４が配列されている。また、このテープキャリア２の片面には、銅箔等の導電膜によりデバイスホール３に臨んでリード５とパッド６が形成されており、同様に、テープキャリア２の両側に沿って、バーインテスト用ＶDDライン７とＶSSライン８が延設されている。そして、前記デバイスホール３には、それぞれに半導体素子１が搭載されている。この半導体素子１は、図示されてはいないが、例えば、電極に設けられているバンプを、前記リード５にボンディングする等の手法によって搭載される。
【０００５】この従来の半導体装置における第１の半導体素子の回路構成が図４に示される。回路本体１６は、半導体素子１の本来の機能回路である。図４において、当該半導体素子１は、入力端子９、出力端子１０、バーインテスト用ＶDD電源端子１３、ＶDD電源端子１１およびテスティング端子１２に対応して、回路本体１６と、ＰＭＯＳトランジスタにより形成されるスイッチ２９、インバータ３０およびプルアップ抵抗３１を含むテスティング回路１５とを備えて構成される。なお、入力端子９、出力端子１０、ＶDD電源端子１１およびテストティング端子１２は、それぞれ図１に示されるリード５およびパッド６に接続されている。
【０００６】この半導体装置について機能テストを行う場合には、テープキャリア２に搭載されている各半導体素子１の機能テストがそれぞれ独立に行われる。即ち、図４において、テスティング端子１２が“Ｌ”レベルに設定されると、インバータ３１を介してスイッチ２９を形成するＰＭＯＳトランジスタはＯＦＦとなり、回路本体１６は、バーインテスト用ＶDD電源端子１３より切離される。この状態において、ＶDD電源端子１１およびＶSS電源端子１４より供給される電源電圧の入力を受けて、入力端子９および出力端子１０を、パッド６を利用して、外部のテスト装置に接続することにより、当該半導体素子１の機能テストが、他の半導体素子から独立した状態で行われる。この機能テストの結果、半導体素子１に不良品が発見される場合には、当該半導体素子１は、テープキャリア２から機械的に打ち抜いて除去される。
【０００７】上記の機能テストの結果良品となった半導体素子１に対してバーインテストを行う場合には、ＶDD電源端子１１に電圧を印加することなく、バーインテスト用ＶDDライン７とＶSSライン８には所定の電圧が印加される。また同時に、図４におけるティスティング端子１２をオープン状態として、インバータ３０には、プルアップ抵抗３１による“Ｈ”レベルが印加され、その出力の“Ｌ”レベルをゲートに受けて、スイッチ２９はＯＮ状態となる。これにより、バーインテスト用ＶDD電源端子１３より供給されるバーインテスト用電源電圧が回路本体１６に供給され、他の半導体素子とともに回路本体１６のバーインテストが実施される。
【０００８】従って、この半導体装置においては、機能テスト時には、テスティング端子１２に“Ｌ”レベルの信号を入力して、回路本体１６をバーインテスト用ＶDDライン７から切離して、独立してテストを行うことが可能となり、また、バーインテスト時には、テスティング端子１２に“Ｈ”レベルの信号を入力することにより、テープキャリア２上の全ての半導体素子にバーインテスト用ＶDDライン７が接続されて共通に通電され、バーインテストが行われる。
【０００９】また、図５は、本半導体装置における第２の半導体素子の回路構成を示す図である。図５において、当該半導体素子１は、入力端子９、出力端子１０、バーインテスト用ＶDD電源端子１３、ＶDD電源端子１１およびＶSS電源端子１４に対応して、回路本体１６と、ダイオード３２を含むテスティング回路１２とを備えて構成される。なお、入力端子９、出力端子１０、ＶDD電源端子１１およびテストティング端子１２は、それぞれ図１に示されるリード５およびパッド６に接続されている。
【００１０】この半導体装置について機能テストを行う場合には、機能テストを行う半導体素子１のＶDD電源端子１１に所定の電源電圧が供給され、パーインテスト用ＶDD電源端子１３が接続されているバースライン用ＶDDライン７には、ＶDD電源端子１１に供給されている電圧値よりも、ダイオード３２のＶF 電圧分だけ低い電圧が印加される。これにより、ダイオード３２には逆バイアス電圧が印加される状態となってＯＦＦし、半導体素子１における回路本体１６は、バースライン用ＶDDライン７より切離された状態となる。これにより、テープキャリア２に搭載されている各半導体素子は、個々に分離された状態となり、入力端子９および出力端子１０を、パッド６を介して外部のテスト装置に接続することにより、当該半導体素子１の機能テストが、他の半導体素子から独立した状態で行われる。この機能テストの結果、半導体素子１に不良品が発見される場合には、当該半導体素子１は、テープキャリア２から機械的に打ち抜いて除去される。
【００１１】上記の機能テストの結果良品となった半導体素子１に対してバーインテストを行う場合には、ＶDD電源端子１１に電圧を印加することなく、パーインテスト用ＶDDライン７とＶSSライン８に所定の電圧が印加される。これにより、ダイオード３２はＯＮ状態となり、回路本体１６には、バーインテスト用ＶDD電源端子１３より所定のバーインテスト用電圧が印加される。この場合には、テープキャリア２上の全ての半導体素子における回路本体に対して同時に電圧が印加され、各半導体素子それぞれのバーインテストが行われる。
【００１２】上述したように、図４および図５における半導体素子１の回路本体１６の場合には、当該回路本体１６に対する電源は、ＶDD電源端子１１およびＶSS電源端子１４より印加される２電源のみであるが、回路本体１６に供給される電源の種類が増大することに伴ない、冒頭に説明したように、バーインテスト時における困難な問題が生じてくる。
【００１３】
【発明が解決しようとする課題】上述した従来のテープキャリア方式により実装される半導体装置においては、当該半導体装置を形成する半導体素子の回路本体は、主としてドライバとしての機能を有する半導体集積回路であり、従って、高耐圧としての対応機能を有するとともに、コントロール系の電源とドライバ系の電源が輻輳して存在しており、所謂多電源素子としての性質を有している。このような多電源の回路本体を含む半導体素子に対して、上記のバーインテストを行う場合には、各半導体素子に対して同時に通電を行うことが必要とはなるが、対応する半導体素子に含まれる各回路本体が多電源回路素子であるために、それぞれの半導体素子に対して、共通に、そして同時にバーインテスト用の電源を供給することには、実行面において極めて困難の問題があり、そのためには所要工数が増大してコスト上の障碍要因になるという欠点がある。
【００１４】
【課題を解決するための手段】第１の発明の半導体装置は、テープキャリア上に複数の半導体素子を搭載して形成され、当該複数の半導体素子に対するバーインテストを同時に行うための電源ラインを備えており、前記複数の半導体素子が、それぞれ固有の基本機能を有する回路本体と、当該回路本体の機能テストならびにバーインテストの実施に対応して供給印加される複数の電源電圧源からの電源電圧を切替制御するテスト制御手段とを少なくとも備えて構成される半導体装置において、バーインテスト時において、前記半導体素子のバーインテスト用ＶDD電源端子より印加され、前記回路本体の第１の電源端子に供給されるバーインテスト用電源電圧、ならびに当該半導体素子のＶSS電源端子に印加され、当該回路本体の第２の電源端子に供給される電源電圧とともに、前記バーインテスト用電源電圧の抵抗分圧により生成される電圧を多電源電圧の代替え電圧として、前記回路本体に供給するように機能する少なくとも１個以上の抵抗分圧回路と、機能テスト時の電源電圧の供給経路をバーインテスト時の電源電圧の供給経路に切替えるスイッチ手段と、当該スイッチ手段のオン・オフを制御するスイッチ制御信号を生成出力する電源電圧切替手段とを、少なくとも前記テスト制御手段内に備えて構成されることを特徴としている。
【００１５】なお、前記第１の発明において、前記電源電圧切替手段は、前記半導体素子のバーインテスト用ＶDD電源端子およびＶSS電源端子より印加される電源電圧の供給を受けて、前記半導体素子のテスティング端子に設定されるレベル信号を反転し、所定のスイッチ制御信号として出力するインバータと、前記バーインテスト用ＶDD電源端子と前記インバータの入力端との間に挿入接続されるプルアップ抵抗と、を備えて構成してもよく、また、前記スイッチ手段は、前記バーインテスト用ＶDD電源端子と前記回路本体の第１の電源端子との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第１のスイッチ手段と、前記バーインテスト用ＶDD電源端子と前記抵抗分圧回路の高電位側の端末との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第２のスイッチ手段と、前記抵抗分圧回路の電圧分割点と前記回路本体の第３の電源端子との間に挿入接続され、前記スイッチ制御信号によりオン・オフ制御される第３のスイッチ手段と、を備えて構成してもよい。
【００１６】更に、前記抵抗分圧回路は、前記第２のスイッチ手段と前記ＶSS電源端子との間に接続される第１および第２の抵抗により形成され、当該第１および第２の抵抗の接続点に対応する電圧分割点が、前記回路本体の第３の電源端子に接続されるようにしてもよく、前記第１のスイッチ手段は、ソースが前記バーインテスト用ＶDD電源端子に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記回路本体の第１の電源端子に接続される第１のＰＭＯＳトランジスタにより構成し、前記第２のスイッチ手段は、ソースが前記バーインテスト用ＶDD電源端子に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記抵抗分割回路の高電位側の端末に接続される第２のＰＭＯＳトランジスタにより構成して、前記第３のスイッチ手段は、ソースが前記抵抗分割回路の電圧分割点に接続され、ゲートが前記インバータの出力端に接続されて、ドレインが前記回路本体の第２の電源端子に接続される第３のＰＭＯＳトランジスタにより構成するようにしてもよい。
【００１７】また、第２の発明の半導体装置は、テープキャリア上に複数の半導体素子を搭載して形成され、当該複数の半導体素子に対するバーインテストを同時に行うための電源ラインを備えており、前記複数の半導体素子が、それぞれ固有の基本機能を有する回路本体と、当該回路本体の機能テストならびにバーインテストの実施に対応して供給印加される複数の電源電圧源からの電源電圧を切替制御するテスト制御手段とを少なくとも備えて構成される半導体装置において、前記テスト制御手段が、陽極側が前記半導体装置のバーインテスト用ＶDD電源端子が接続され、陰極側が前記回路本体の第１の電源端子に接続される第１のダイオードと、前記バーインテスト用ＶDD電源端子と、前記半導体素子の第２の電源端子との間に挿入接続され、電圧分割点が前記回路本体の第３の電源端子に接続される抵抗分圧回路と、陽極側が前記抵抗分圧回路の電圧分割点に接続され、陰極側が前記回路本体の第３の電源端子に接続される第２のダイオードと、を備えて構成されており、機能テスト時においては、前記回路本体の第１の電源端子に印加される所定の電源電圧に対比して前記バーインテスト用ＶDD電源端子に印加される電源電圧を低電位に抑制し、前記第１および第２のダイオードをオフ状態に設定するとともに、バーインテスト時においては、前記第１の電源端子に対する所定の電源電圧の供給を停止し、前記バーインテスト用ＶDD電源端子より正規のバーインテスト用ＶDD電源電圧を印加して、前記第１および第２のダイオードをオン状態に設定することを特徴としている。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照して説明する。
【００１９】図１は本発明の１実施形態の構成概要を示す平面図である。この構成概要自体については、前述の図１そのものであり、既に説明したとうりである。本発明の主眼とするところは、当該構成において、多電源の回路本体を含む半導体素子により形成される半導体装置のバーインテストに当り、従来のコスト上の障碍要因を排除することのできる半導体装置を実現することにある。図１については、説明が重複するが、長尺フィルムにより形成されるテープキャリア２の幅方向の中央部位には、複数個のデバイスホール３が配列形成されており、またテープキャリア２の両側には、多数個のスプロケットホール４が配列されている。また、このテープキャリア２の片面には、銅箔などの導電膜により、デバイスホール３に臨んでリード５とパッド６が形成されており、同様にテープキャリア２の両端に沿って、バーインテスト用ＶDDライン７とＶSSライン８が布設されている。上記のデバイスホール３に対しては、それぞれ半導体素子１が個別に搭載されている。
【００２０】図２は、第１の発明の半導体装置における半導体素子の１実施形態の回路構成を示す図である。図２に示されるように、本実施形態の半導体素子１は、入力端子９、出力端子１０、バーインテスト用ＶDD電源端子１３、ＶDD電源端子１１、ＶSS電源端子１４、ＶCC電源端子２４およびテスティング端子１２に対応して、回路本体１６と、ＰＭＯＳトランジスタにより形成されるスイッチ１７、１８および１９、インバータ２０、分圧抵抗２２および２３、およびプルアップ抵抗２１を含むテスティング回路１５とを備えて構成される。なお、本実施形態の半導体素子１に含まれる回路本体１６に対する供給電源の数は、ＶDD電源端子１１、ＶSS電源端子１４およびＶCC電源端子２４より、それぞれ供給印加される電源を含む３種類である。また入力端子９、出力端子１０、ＶDD電源端子１１およびテスティング端子１２は、それぞれ図１に示されるリード５およびパッド６に接続されている。
【００２１】この半導体装置について機能テストを行う場合には、テープキャリア２に搭載されている各半導体素子１の機能テストがそれぞれ独立に行われる。即ち、図２において、テスティング端子１２が“Ｌ”レベルに設定されると、インバータ２０を介してスイッチ１７、１８および１９は全てＯＦＦ状態となり、回路本体１６は、バーインテスト用ＶDD電源端子１３および分圧抵抗２２および２３の電圧分割点より切離される。この状態においては、半導体素子１は、テープキャリア２上に搭載されている他の全ての半導体素子より分離されて独立した状態となり、ＶDD電源端子１１、ＶSS電源端子１４およびＶCC電源端子２４より供給される電源電圧を受けて、当該半導体素子１単独の機能テストが行われる。
【００２２】またバーインテストを行う場合には、バーインテスト用ＶDDライン７とＶSSライン８には所定の電圧が印加される。また同時に、ティスティング端子１２をオープン状態として、図２のインバータ２０には、プルアップ抵抗２１による“Ｈ”レベルが印加され、その出力の“Ｌ”レベルをゲートに受けて、スイッチ１７、１８および１９は全てＯＮ状態となる。これにより、バーインテスト用ＶDD電源端子１３より供給されるバーインテスト用電源電圧が回路本体１６に供給されるとともに、当該バーインテスト用電源電圧と、ＶSS電源端子１４の電源電圧との電位差の抵抗分割電圧が、ＶCC電源端子からの代替電源電圧として回路本体１６に印加される。このようにして、当該半導体素子１に対するバーインテストが実施されるが、本実施形態においては、多電源の回路本体１６に対応して、ＶDD電源端子１１、ＶCC電源端子２４よりは電源電圧が供給されることはなく、バーインテスト用電源電圧とＶSS電源端子１４の電源電圧が供給印加されるのみである。即ち、回路本体１６が多電源回路であるにもかわらず、前述の従来例の場合と同様に、バーインテスト用ＶDD電源端子１３より印加されるバーインテスト用電源電圧と、ＶSS電源端子１４の電源電圧が供給印加されるのみである。即ち、多電源回路に伴なう前記問題に対応して、ティスティング回路１５の内部に抵抗分割回路を設け、印加されるバーインテスト用電圧を分割処理することにより、多電源からの電源電圧供給に対する代替機能を負わせることにより、当該多電源の回路本体を含む半導体素子に対して、容易にバーインテストを実行することができる。
【００２３】図３は、第２の発明の半導体装置における半導体素子の１実施形態の回路構成を示す図である。図３において、当該半導体素子１は、入力端子９、出力端子１０、バーインテスト用ＶDD電源端子１３、ＶDD電源端子１１、ＶSS電源端子１４およびＶCC電源端子２４に対応して、回路本体１６と、ダイオード２５および２６、および分圧抵抗２７および２８を含むテスティング回路１５とを備えて構成される。なお、入力端子９、出力端子１０およびＶDD電源端子１１は、それぞれ図１に示されるリード５およびパッド６に接続されている。
【００２４】この半導体装置について機能テストを行う場合には、機能テストを行う半導体素子１のＶDD電源端子１１に電源電圧が供給され、パーインテスト用ＶDD電源端子１３が接続されているパーインテスト用ＶDDライン７には、ＶDD電源端子１１に供給される正規の電圧値よりも、ダイオード２６のＶF 電圧分だけ低い電圧が印加される。これにより、ダイオード２６には逆バイアス電圧が印加される状態となってＯＦＦし、また、バーインテスト用電源電圧とＶSS電源端子１４の電圧の電位差の、分圧抵抗２７と分圧抵抗２８による抵抗分割電圧は、ＶCC電源より供給される電圧値よりも、ダイオード２５のＶF 電圧分だけ低い電圧となるように設定される。これにより、ダイオード２５も逆バイアス電圧が印加される状態となってＯＦＦし、半導体素子１における回路本体１６は、バーインテスト用ＶDD電源端子１３および分圧抵抗２７および２８の電圧分割点より切離される。この状態においては、半導体素子１は、テープキャリア２上に搭載されている他の全ての半導体素子より分離されて独立した状態となり、入力端子９および出力端子１０を、パッド６を介して外部のテスト装置に接続することにより、ＶDD電源端子１１およびＶSS電源端子１４より供給される電源電圧を受けて、当該半導体素子１単独の機能テストが行われる。この機能テストの結果、半導体素子１に不良品が発見される場合には、当該半導体素子１は、テープキャリア２から機械的に打ち抜いて除去される。
【００２５】上記の機能テストの結果良品となった半導体素子１に対してバーインテストを行う場合には、ＶDD電源端子１１およびＶCC電源端子２５に対して、それぞれ電圧を印加することなく、バーインテスト用ＶDD電源端子１３に対しては所定のバーインテスト用電源電圧が印加されて、これにより、ダイオード２５および２６は共にＯＮ状態となり、回路本体１６には、バーインテスト用ＶDD電源端子１３からのバーインテスト用電源電圧が印加され、また分圧抵抗２７と分圧抵抗２８による抵抗分割電圧は、ＶCC電源電圧に相当する電圧として回路本体１６に供給されて、バーインテストが実行される。また、この場合には、テープキャリア２上の全ての半導体素子における回路本体に対して同時に電圧が印加され、各半導体素子それぞれのバーインテストが行われる。
【００２６】即ち、第２の発明の半導体装置における半導体素子の本実施形態においても、前記第１の発明の場合と同様に、ティスティング回路１５の内部に抵抗分割回路を設け、印加されるバーインテスト用電圧を分割処理することにより、多電源の回路本体を含む半導体素子に対して、容易にバーインテストを実行することができる。
【００２７】
【発明の効果】以上説明したように、本発明は、半導体装置を形成する半導体素子内の多電源の回路本体に対応して、当該半導体素子の機能テスト時においては、所定のスイッチ手段により、前記回路本体に対するバーインテスト用電源電圧ならびに関連する電圧源の供給経路を遮断することにより、当該半導体素子単体の機能テストを行うことを可能とするとともに、バーインテスト時においては、前記スイッチ手段により、バーインテスト用電源電圧ならびに関連する電圧源の前記回路本体に対する供給経路を全て導通状態とし、バーインテスト用ＶDD電源端子より印加されるバーインテスト用電源電圧に併せて、当該バーインテスト用電圧を抵抗分割して得られる分割電圧を、多電源電圧の代替えとして回路本体に供給することにより、多電源の回路本体を含む半導体素子のバーインテストを、低コストにて容易に実行することができるという効果がある。
【出願人】 【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【出願日】 平成９年（１９９７）１１月２７日
【代理人】 【弁理士】
【氏名又は名称】京本 直樹 （外２名）
【公開番号】 特開平１１−１６０３９１
【公開日】 平成１１年（１９９９）６月１８日
【出願番号】 特願平９−３２６６７７