| 【発明の名称】 |
ＩＣ試験装置のタイミング発生装置 |
| 【発明者】 |
【氏名】有働 清健
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| 【要約】 |
【課題】回路規模を大きくすることなく、所定の分解能で任意のタイミングに信号を発生できるようにする。
【解決手段】カウンタ手段は、基準クロックをカウントし、複数ビットの第１のデータに対応した時間が経過した時点でカウント信号を出力する。遅延手段は、このカウント信号を複数ビットの第２のデータに対応した時間だけ遅延してタイミング信号をＩＣ試験装置内の他の機器に出力する。メモリ手段は、第１及び第２のデータの合計ビット数よりも少ないビット数で構成された第３のデータを複数記憶し、その中からアドレス信号に対応した第３のデータを出力する。選択手段は、第３のデータの最上位ビットに基づいて、遅延手段を用いた細かな時間設定が必要か否かを判断し、細かな時間設定が必要な場合には、第３のデータの一部を第２のデータとして遅延手段に供給し、それ以外の場合には、第３のデータをそのまま第１のデータとしてカウンタ手段に供給する。 |
【特許請求の範囲】
【請求項１】 基準クロックをカウントし、複数ビットの第１のデータに対応した時間が経過した時点でカウント信号を出力するカウンタ手段と、このカウント信号を複数ビットの第２のデータに対応した時間だけ遅延してタイミング信号を出力する遅延手段と、前記第１及び第２のデータの合計ビット数よりも少ないビット数で構成された第３のデータを複数記憶し、その中からアドレス信号に対応した第３のデータを出力するメモリ手段と、前記第３のデータの一部のデータに基づいて、前記第３のデータの中で前記カウンタ手段に供給される前記第１のデータ及び前記遅延手段に供給される前記第２のデータを選択する選択手段とを備えたことを特徴とするＩＣ試験装置のタイミング発生装置。
【請求項２】 前記メモリ手段は前記カウンタ手段と同じビット数で構成されていることを特徴とする請求項１に記載のＩＣ試験装置のタイミング発生装置。
【請求項３】 前記選択手段は、前記第３のデータの最上位ビット又は最下位ビットのデータに基づいて、前記第３のデータを所定のビット数だけシフトして、又はシフトしないで前記第１及び第２のデータを前記カウンタ手段及び前記遅延手段に選択的に供給することを特徴とする請求項１に記載のＩＣ試験装置のタイミング発生装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＩＣデバイス（集積回路）の電気的特性を検査するＩＣ試験装置のタイミング発生装置に係り、特にＩＣデバイスの１ピンに対して複数エッジのタイミング信号を発生することのできるＩＣ試験装置のタイミング発生装置に関する。
【０００２】
【従来の技術】性能や品質の保証されたＩＣデバイスを最終製品として出荷するためには、製造部門、検査部門の各工程でＩＣデバイスの全部又は一部を抜き取り、その電気的特性を検査する必要がある。ＩＣ試験装置はこのような電気的特性を検査する装置である。ＩＣ試験装置は、被測定ＩＣに所定の試験用パターンデータを与え、それによる被測定ＩＣの出力データを読み取り、被測定ＩＣの基本的動作及び機能に問題が無いかどうかを被測定ＩＣの出力データから不良情報を解析し、電気的特性を検査している。ＩＣ試験装置におけるファンクション試験は被測定ＩＣの入力端子にパターン発生手段から所定の試験用パターンデータを与え、それによる被測定ＩＣの出力データを読み取り、被測定ＩＣの基本的動作及び機能に問題が無いかどうかを検査するものである。すなわち、ファンクション試験は、アドレス、データ、書込みイネーブル信号、チップセレクト信号などの被測定ＩＣの各入力信号の入力タイミングや振幅などの入力条件などを変化させて、その出力タイミングや出力振幅などを試験したりするものである。
【０００３】図３は従来のＩＣ試験装置の概略構成を示すブロック図である。ＩＣ試験装置は大別してテスタ部５０とＩＣ取付装置７０とから構成される。テスタ部５０は制御手段５１、ＤＣ測定手段５２、タイミング発生手段５３、パターン発生手段５４、ピン制御手段５５、ピンエレクトロニクス５６、フェイルメモリ５７及び入出力切替手段５８から構成される。テスタ部５０はこの他にも種々の構成部品を有するが、本明細書中では必要な部分のみが示されている。制御手段５１はＩＣ試験装置全体の制御、運用及び管理等を行うものであり、マイクロプロセッサ構成になっている。従って、図示していないが、制御手段５１はシステムプログラムを格納するＲＯＭや各種データ等を格納するＲＡＭ等を有する。制御手段５１は、ＤＣ測定手段５２、タイミング発生手段５３、パターン発生手段５４、ピン制御手段５５及びフェイルメモリ５７にテスタバス（データバス、アドレスバス、制御バス）６９を介して接続されている。制御手段５１は、直流試験用のデータをＤＣ測定手段５２に、ファンクション試験開始用のタイミングデータをタイミング発生手段５３に、テストパターン発生に必要なプログラムや各種データ等をパターン発生手段５４に出力する。この他にも制御手段５１は各種のデータをテスタバス６９を介してそれぞれの構成部品に出力している。また、制御手段５１は、ＤＣ測定手段５２内の内部レジスタ、フェイルメモリ５７及びピン制御手段５５内のパス／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を示すデータ（直流データやパス／フェイルデータＦａｉｌ）を読み出して、それらを解析し、被測定ＩＣ７１の良否を判定する。
【０００４】タイミング発生手段５３は、制御手段５１からのタイミングデータを内部メモリに記憶し、それに基づいてパターン発生手段５４、ピン制御手段５５及びフェイルメモリ５７に高速の動作クロックＣＬＫを出力すると共にデータの書込及び読出のタイミング信号ＰＨをピン制御手段５５やフェイルメモリ５７に出力する。従って、パターン発生手段５４、ピン制御手段５５及びフェイルメモリ５７の動作速度は、この高速動作クロックＣＬＫによって決定し、被測定ＩＣ７１に対するデータ書込及び読出のタイミングはこのタイミング信号ＰＨによって決定する。フォーマッタ６０からピンエレクトロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１から入出力切替手段５８に出力される切替信号Ｐ６の出力タイミングはタイミング発生手段５３からのタイミング信号ＰＨに応じて制御される。また、タイミング発生手段５３は、パターン発生手段５４からのタイミング切替用制御信号ＣＨを入力し、それに基づいて動作周期や位相等を適宜切り替えるようになっている。
【０００５】パターン発生手段５４は、制御手段５１からのパターン作成用のデータ（マイクロプログラム又はパターンデータ）を入力し、それに基づいたパターンデータＰＤをピン制御手段５５のデータセレクタ５９に出力する。すなわち、パターン発生手段５４はマイクロプログラム方式に応じた種々の演算処理によって規則的な試験パターンデータを出力するプログラム方式と、被測定ＩＣに書き込まれるデータと同じデータを内部メモリ（パターンメモリと称する）に予め書き込んでおき、それを被測定ＩＣと同じアドレスで読み出すことによって不規則（ランダム）なパターンデータ（期待値データ）を出力するメモリストアド方式で動作する。
【０００６】ピン制御手段５５はデータセレクタ５９、フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレータロジック回路６２及びパス／フェイル（ＰＡＳＳ／ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレクタ５９は、各種の試験信号作成データ（アドレスデータ・書込データ・読み書き制御信号）Ｐ１、切替信号作成データＰ５及び期待値データＰ４を記憶したメモリで構成されており、パターン発生手段５４からのパターンデータをアドレスとして入力し、そのアドレスに応じた試験信号作成データＰ１及び切替信号作成データＰ５をフォーマッタ６０及びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコンパレータロジック回路６２にそれぞれ出力する。フォーマッタ６０は、データセレクタ５９からの試験信号作成データ（アドレスデータ・書込データ、読み書き制御信号）Ｐ１をタイミング発生手段５３からのタイミング信号ＰＨに同期したタイミングで加工して所定の印加波形を作成し、それを試験信号Ｐ２としてピンエレクトロニクス５６のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１はデータセレクタ５９からの切替信号作成データＰ５をタイミング発生手段５３からのタイミング信号ＰＨに同期したタイミングで加工して所定の印加波形を作成し、それを切替信号Ｐ６として入出力切替手段５８に出力する。
【０００７】コンパレータロジック回路６２は、ピンエレクトロニクス５６のアナログコンパレータ６５からの出力Ｐ３と、データセレクタ５９からの期待値データＰ４とをタイミング発生手段５３からのタイミングで比較判定し、その判定結果を示すパス／フェイルデータＦａｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモリ５７に出力する。パス／フェイルレジスタ６３Ｐは、ファンクション試験においてコンパレータロジック回路６２によってフェイル（ＦＡＩＬ）と判定されたかどうかを記憶するレジスタである。ピンエレクトロニクス５６は、複数のドライバ６４及びアナログコンパレータ６５から構成される。アナログコンパレータ６５はＩＣ取付装置７０のそれぞれの入出力端子に対して１個ずつ設けられており、入出力切替手段５８を介してドライバ６４といずれか一方が接続されるようになっている。入出力切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応じてドライバ６４及びアナログコンパレータ６５のいずれか一方と、ＩＣ取付装置７０の入出力端子との間の接続状態を切り替えるものである。
【０００８】ドライバ６４は、ＩＣ取付装置７０の入出力端子、すなわち被測定ＩＣ７１のアドレス端子、データ入力端子、チップセレクト端子、ライトイネーブル端子等の信号入力端子に、入出力切替手段５８を介して、ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ２に応じたレベルの信号を印加し、所望のテストパターンを被測定ＩＣ７１に書き込む。アナログコンパレータ６５は、被測定ＩＣ７１のデータ出力端子から入出力切替手段５８を介して出力される信号を入力し、基準電圧ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ３としてコンパレータロジック回路６２に出力する。通常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパレータから構成されるが、図では省略してある。フェイルメモリ５７は、コンパレータロジック回路６２から出力されるパス／フェイルデータＦａｉｌをパターン発生手段５４からのアドレス信号ＰＧＡＤに対応したアドレス位置にタイミング発生手段５３からの高速動作クロックＣＬＫのタイミングで記憶するものである。フェイルメモリ５７は被測定ＩＣ７１が不良だと判定された場合にその不良箇所などを詳細に解析する場合に用いられるものである。このフェイルメモリ５７に記憶されたパス／フェイルデータＦａｉｌは制御手段５１によって読み出され、図示していないデータ処理用の装置に転送され、解析される。
【０００９】
【発明が解決しようとする課題】従来のＩＣ試験装置のタイミング発生手段５３は、１エッジ分のタイミング信号ＰＨを発生するものとして、図４に示すような一例のものが考えられる。このようなタイミング発生手段５３は２８ビット×１ｋｗ（キロワード）のメモリ回路６と、フリップフロップ回路５と、２０ビット構成のカウンタ回路３と、８ビット構成のデータで制御される遅延回路４とを含んで構成されている。メモリ回路６は、１０ビット構成のリアルタイムタイミングコントロール信号、すなわちアドレス信号ＡＤＲの入力に応じて、２８ビット構成のデータをフリップフロップ回路５を介してカウンタ回路３及び遅延回路４に出力する。このとき、メモリ回路６の下位８ビットＱ０〜Ｑ７のデータは遅延回路４に供給され、残りの上位２０ビットＱ８〜Ｑ２７のデータはカウンタ回路３に供給される。カウンタ回路３は、基準クロックＣＬＫをカウントし、メモリ回路６からの上位２０ビットのデータに対応した時間が経過した時点で出力信号を遅延回路４に出力する。例えば、基準クロックＣＬＫの周波数が２５０ＭＨｚだとすると、カウンタ回路３は最大４ｍｓの時間内において４ｎｓの分解能で任意のタイミングに出力信号を遅延回路４に出力することになる。遅延回路４は、メモリ回路６からの下位８ビットのデータに対応して、カウンタ回路３からの出力信号を最大４ｎｓの時間内において１５．６ｐｓの分解能で任意の時間だけ遅延させるものである。従って、カウンタ回路３と遅延回路４とによって、最大４ｍｓの範囲内において１５．６ｐｓの分解能で任意のタイミングにタイミング信号ＰＨを発生することができる。ところが、被測定ＩＣ７１をパーピン方式で検査する場合、タイミング発生手段５３は１ピン当たり最大で６エッジ分のタイミング信号ＰＨを発生することができなければならない。従って、被測定ＩＣ７１のピン数が１０００ピンだとすると、タイミング発生手段５３は６０００エッジ分のタイミング信号ＰＨを出力することができなけばならない。すなわち、タイミング発生手段５３は図４のような回路を６０００個分備えなければならないこととなり、その回路規模も非常に大がかりになるという問題を有していた。本発明は、上述の点に鑑みてなされたものであり、回路規模を大きくすることなく、所定の分解能で任意のタイミングに信号を発生することのできるＩＣ試験装置のタイミング発生装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るＩＣ試験装置の試験信号発生装置は、基準クロックをカウントし、複数ビットの第１のデータに対応した時間が経過した時点でカウント信号を出力するカウンタ手段と、このカウント信号を複数ビットの第２のデータに対応した時間だけ遅延してタイミング信号を出力する遅延手段と、前記第１及び第２のデータの合計ビット数よりも少ないビット数で構成された第３のデータを複数記憶し、その中からアドレス信号に対応した第３のデータを出力するメモリ手段と、前記第３のデータの一部のデータに基づいて、前記第３のデータの中で前記カウンタ手段に供給される前記第１のデータ及び前記遅延手段に供給される前記第２のデータを選択する選択手段とを具えたものである。カウンタ手段の計時可能な時間間隔は、基準クロックの周波数に基づいて決定される。例えば、基準クロックの周波数が２５０ＭＨｚの場合には、カウンタ手段は最小分解能４ｎｓで計時することになる。遅延手段はこのカウンタ手段の最小分解能よりも小さな分解能でカウント信号を遅延して、タイミング信号としてＩＣ試験装置内の他の機器に出力する。従来はこれらのカウンタ手段及び遅延手段に供給される第１及び第２のデータを全て記憶していたが、この発明ではメモリ手段にこれらのデータよりも少ないビット数の第３のデータを記憶するものを用いるようにした。選択手段は、この第３のデータの一部のデータ（例えば最上位ビット）に基づいて、第３のデータの中でカウンタ手段に供給される第１のデータと、遅延手段に供給される第２のデータとを選択して供給する。具体的には、メモリ手段とカウンタ手段とを同じビット数で構成し、遅延手段を用いた細かな時間設定が必要な場合には、第３のデータの一部を第２のデータとして遅延手段に供給し、それ以外の場合には、第３のデータをそのまま第１のデータとしてカウンタ手段に供給するようにした。これによって、回路規模を大きくすることなく、所定の分解能で任意のタイミングに信号を発生することができる。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態を添付図面に従って説明する。図１は、本発明のタイミング発生装置の１エッジの位相信号を発生する具体的な回路構成を示す図である。図２は、図１の具体的回路がどのように動作するのかその動作概念を示す図であり、図２（Ａ）はメモリ回路１の最上位ビットＱ１９がローレベル“０”の場合（レンジ０）を示し、図２（Ｂ）はハイレベル“１”の場合（レンジ１）を示す。なお、以下の実施の形態では、図４の従来技術と同レベルの性能、すなわち、最大４ｍｓの時間内において１５．６ｐｓの分解能で任意のタイミングで信号ＰＨを発生することのできるタイミング発生装置の構成について説明する。
【００１２】図１において、カウンタ回路３と遅延回路４は、図４の従来のものと同じ構成である。すなわち、カウンタ回路３は、基準クロックＣＬＫをカウントし、セレクタ回路２からの上位２０ビットＱ８〜Ｑ２７のデータに対応した時間が経過した時点で出力信号を遅延回路４に出力する。例えば、基準クロックが２５０ＭＨｚだとすると、カウンタ回路３は最大４ｍｓの時間内において４ｎｓの分解能で任意のタイミングで出力信号を遅延回路４に出力する。遅延回路４は、セレクタ回路２からの下位８ビットＱ０〜Ｑ７のデータに対応して、カウンタ回路３からの出力信号を最大４ｎｓの時間内において１５．６ｐｓの分解能で任意に遅延し、それをタイミング信号ＰＨとして出力する。メモリ回路１は、１０ビット構成のリアルタイムタイミングコントロール信号、すなわちアドレス信号ＡＤＲの入力に応じた２０ビットＱ０〜Ｑ１９のデータを出力する。このとき、メモリ回路１の最上位ビットＱ１９の出力は、次段のセレクタ回路２の選択端子ＳＥＬに供給される。また、下位１９ビットＱ０〜Ｑ１８のデータは、セレクタ回路２のＡ入力端子Ａ０〜Ａ１８、並びにＢ入力端子Ｂ９〜Ｂ２７にそれぞれ並列的に供給される。
【００１３】セレクタ回路２はセレクタ端子ＳＥＬの入力信号、すなわちメモリ回路１の最上位ビットＱ１９のデータの状態（ローレベル“０”又はハイレベル“１”）に応じて、Ａ入力端子Ａ０〜Ａ２７又はＢ入力端子Ｂ０〜Ｂ２７のいずれか一方の入力データを選択的に出力端子Ｑ０〜Ｑ２７から出力する。すなわち、メモリ回路１の最上位ビットＱ１９がローレベル“０”の場合はＡ入力端子Ａ０〜Ａ２７が選択され、ハイレベル“１”の場合はＢ入力端子Ｂ０〜Ｂ２７が選択される。セレクタ回路２の上位９ビットＱ１９〜Ｑ２７に対応するＡ入力端子Ａ１９〜Ａ２７は接地され、ローレベル“０”に対応するデータが常時入力している。また、セレクタ回路２の下位９ビットＱ０〜Ｑ８に対応するＢ入力端子Ｂ０〜Ｂ８も接地され、ローレベル“０”に対応するデータが常時入力している。セレクタ回路２の出力端子Ｑ０〜Ｑ７から出力される下位８ビットのデータは遅延回路４に供給され、出力端子Ｑ８〜Ｑ２７から出力される上位２０ビットのデータはカウンタ回路３に供給される。すなわち、セレクタ回路２は、メモリ回路１の下位１９ビットＱ０〜Ｑ１８のデータを、最上位ビットＱ１９のデータに応じて９ビット相当分シフトするデータシフト回路として動作する。
【００１４】メモリ回路１の最上位ビットＱ１９がローレベル“０”のレンジ０の場合には、メモリ回路１の下位１９ビットＱ０〜Ｑ１８のデータがそのままセレタク回路２の下位１９ビットＱ０〜Ｑ１８のデータとして出力される。すなわち、図２（Ａ）に示すように遅延回路４にはメモリ回路１の下位８ビットＱ０〜Ｑ７のデータが、カウンタ回路３の下位１１ビットにはメモリ回路１の１１ビットＱ８〜Ｑ１８のデータが、カウンタ回路３の上位９ビットにはローレベル“０”のデータがそれぞれ入力される。これによって、カウンタ回路３は最大４μｓの時間内において４ｎｓの分解能で任意のタイミングで出力信号を遅延回路４に出力するようになる。なお、遅延回路４は、カウンタ回路３からの出力信号を最大４ｎｓの時間内において１５．６ｐｓの分解能で任意に遅延し、それをタイミング信号ＰＨとして出力する。従って、レンジ０の場合には、カウンタ回路３と遅延回路４とで最大４μｓの時間内に１５．６ｐｓの分解能で任意にタイミング信号ＰＨを出力することができる。
【００１５】一方、メモリ回路１の最上位ビットＱ１９がハイレベル“１”のレンジ１の場合には、メモリ回路１の下位１９ビットＱ０〜Ｑ１８のデータは９ビット分上位方向にシフトされて、セレクタ回路２の上位１９ビットＱ９〜Ｑ２７のデータとして出力される。すなわち、図２（Ｂ）に示すように遅延回路４及びカウンタ回路３の最下位ビットにはローレベル“０”のデータが、カウンタ回路３の上位１９ビットにはメモリ回路１の１９ビットＱ０〜Ｑ１８のデータがそれぞれ入力される。これによって、カウンタ回路３は最大４ｍｓの時間内において８ｎｓの分解能で任意のタイミングで出力信号を遅延回路４に出力するようになる。なお、遅延回路４には、ローレベル“０”のデータだけが入力しているので、遅延時間はゼロとなり、カウンタ回路３からの出力がそのままタイミング信号ＰＨとして出力することになる。従って、レンジ１の場合には、カウンタ回路３と遅延回路４とで最大４μｓの時間内に８ｎｓの分解能で任意にタイミング信号ＰＨを出力することができる。
【００１６】なお、上述の実施の形態では、メモリ回路１とカウンタ回路３の構成ビット数が同じ２０ビット構成の場合について説明したが、両者の構成ビット数は互いに異なっていてもよいことはいうまでもない。また、上述の実施の形態では、セレクタ回路２のビットシフト量が９ビットの場合について説明したが、これ以外のシフト量でもよいことはいうまでもない。シフト量が少なくなると、カウンタ回路の最大計時時間や遅延回路の最大遅延時間も変動する。さらに、上述の実施の形態では、セレクタ回路を用いてビットシフトする場合について説明したが、これ以外の方法でビットシフトするようにしてもよい。
【００１７】
【発明の効果】本発明のＩＣ試験装置のタイミング発生装置によれば、回路規模を大きくすることなく、所定の分解能で任意のタイミングに信号を発生することができるという効果がある。
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| 【出願人】 |
【識別番号】０００２３３４８０
【氏名又は名称】日立電子エンジニアリング株式会社
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| 【出願日】 |
平成９年（１９９７）６月３０日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】飯塚 義仁
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| 【公開番号】 |
特開平１１−２３６７４ |
| 【公開日】 |
平成１１年（１９９９）１月２９日 |
| 【出願番号】 |
特願平９−１８９２７１ |
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