ＬＳＩのテスト方法

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【発明の名称】	ＬＳＩのテスト方法
【発明者】	【氏名】坂尻美保【氏名】前野秀史
【要約】	【課題】ＲＡＭを含むＬＳＩのテスト時間の短縮化を可能にする。【解決手段】ＲＡＭを含むＬＳＩのテスト方法は、リテンションテストが行なわれるべきＲＡＭにデータを書込み（５１，５４）、そのデータが書込まれたＲＡＭを書込禁止状態にし（６０，７０）、データが書込まれたＲＡＭ以外の回路部であってリテンションテストのデータ保持期間中に並行してテストされ得る回路部を選択し（６１，６１Ａ，７１，７１Ａ）、その選択された回路部のテストのうちでデータ保持期間中に並行して実行し得るテスト項目を選択し（６１，６１Ａ，７１，７１Ａ）、その選択されたテスト項目をデータ保持期間と並行して実行する（６２，７２）ステップを含むことを特徴としている。

【特許請求の範囲】
【請求項１】１以上のＲＡＭを含むＬＳＩのテスト方法であって、リテンションテストが行なわれるべき前記ＲＡＭにデータを書込み、前記データが書込まれたＲＡＭを書込禁止状態にし、前記データが書込まれたＲＡＭ以外の回路部であって前記リテンションテストのデータ保持期間中に並行してテストされ得る回路部を選択し、前記選択された回路部のテストのうち前記データ保持期間内に終了し得るテスト項目を選択し、前記選択されたテスト項目を前記データ保持期間内に実行するステップを含むことを特徴とするＬＳＩのテスト方法。
【請求項２】１以上のＲＡＭを含むＬＳＩのテスト方法であって、リテンションテストが行なわれるべき前記ＲＡＭにデータを書込み、前記データが書込まれたＲＡＭを書込禁止状態にし、前記データが書込まれたＲＡＭ以外の回路部であって前記リテンションテストのデータ保持期間中に並行してテストされ得る回路部を選択し、前記選択された回路部のテストのうち前記データ保持期間より長い時間を要するテスト項目を選択し、前記選択されたテスト項目の実行時間以上に前記データ保持期間を延長し、前記延長されたデータ保持期間内に前記選択されたテスト項目を実行するステップを含むことを特徴とするＬＳＩのテスト方法。
【請求項３】前記選択された回路部の前記選択されたテスト項目はＤＣテストであることを特徴とする請求項１または２に記載のＬＳＩのテスト方法。
【請求項４】前記選択された回路部はランダムロジック部であることを特徴とする請求項１または２に記載のＬＳＩのテスト方法。
【請求項５】前記選択された回路部は前記リテンションテストが行なわれるＲＡＭ以外のＲＡＭであって、前記選択されたテスト項目は機能テストであることを特徴とする請求項１または２に記載のＬＳＩのテスト方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、製造されたＬＳＩの良否を判定するためのテスト方法に関し、特に、ＲＡＭを内蔵したＬＳＩのテスト時間の削減に関するものである。
【０００２】
【従来の技術】ＲＡＭを内蔵したＬＳＩのテストでは、ＲＡＭのデータ保持機能をテストするためのリテンションテストが行なわれている。リテンションテストにおいては、ＲＡＭにデータを書込んで比較的長い一定期間データを保持させた後に、そのＲＡＭからデータが読出されて保持機能が評価される。すなわち、リテンションテストには比較的長い一定のデータ保持期間が必要であり、このことがＲＡＭを内蔵したＬＳＩのテスト時間の増大の原因となっている。
【０００３】図８のフロー図において、ＲＡＭを内蔵したＬＳＩの従来のテスト方法の手順の一例が示されている。図８に示された方法においては、ＲＡＭを内蔵したＬＳＩのテストは、ＤＣテスト４０，ランダムロジック部のテスト４１，ＲＡＭの書込／読出機能等のテスト４２，さらに内蔵ＲＡＭのリテンションテスト４３が順次別々に行なわれる。
【０００４】図９のフロー図では、図８に示されたＲＡＭリテンションテスト４３における先行技術の一具体例によるステップが示されている。図９のＲＡＭリテンションテストでは、まずステップ５１においてＲＡＭにデータの表パターンが書込まれる。ステップ５２では、ＲＡＭに書込まれたデータが比較的長い一定期間保持される。ステップ５３では、その一定期間保持されたデータの表パターンがＲＡＭから読出されてデータの保持機能が評価される。同様に、ステップ５４において、ＲＡＭにデータの裏パターンが書込まれる。ステップ５５では、ＲＡＭに書込まれたデータが比較的長い一定期間保持される。ステップ５６では、その一定期間保持されたデータの裏パターンがＲＡＭから読出されてリテンションテストが終了する。このように比較的長い所定のデータ保持期間を含むＲＡＭリテンションテスト中において、当該ＲＡＭ以外のテストであるたとえばＤＣテストやランダムロジック部のテスト等は行なわれていない。
【０００５】図１０のフロー図では、図８に示されたＲＡＭリテンションテスト４３における先行技術の他の具体例によるステップが示されている。図１０に示されているようなＲＡＭリテンションテストは、複数のＲＡＭを内蔵したＬＳＩに適用され、まずステップ５０において、リテンションテストの対象とされるＲＡＭが選択される。そして、その選択されたＲＡＭについて、図９の場合と同様にステップ５１～５６に従ってリテンションテストが実行される。
【０００６】その後ステップ５７において、リテンションテストが未実施のＲＡＭが存在するか否かが判断される。リテンションテストが未実施のＲＡＭが残存すると判断された場合、ステップ５０に戻って、次にリテンションテストの対象とされるべきＲＡＭが選択され、再度ステップ５１～５６が実行される。このようにして複数のＲＡＭについてリテンションテストが順次繰返して行なわれ、ステップ５７においてリテンションテストが未実施のＲＡＭが残存しないと判断されたときに、複数のＲＡＭについてのリテンションテストが完了する。
【０００７】なお、図１０に示されているようなＲＡＭリテンションテストにおいて、ＬＳＩが２個以上のＲＡＭを同時にリテンションテストすることが可能な構造を有しているならば、ステップ５０においてそれら２個以上のＲＡＭを同時に選択することが可能である。また、ＬＳＩが複数のすべてのＲＡＭを同時にリテンションテストすることが可能な構造を有しているならば、ステップ５０においてそれらすべてのＲＡＭを同時に選択することも可能である。
【０００８】図１０に示されているような比較的長時間を要するＲＡＭリテンションテスト中においても、当該リテンションテスト中のＲＡＭ以外のテストであるたとえばＤＣテスト，ランダムロジック部のテスト，他のＲＡＭの書込／読出機能テスト等は行なわれていない。
【０００９】
【発明が解決しようとする課題】上述のように、ＲＡＭのリテンションテストには比較的長時間のデータ保持期間が必要である。しかし、先行技術によるＬＳＩのテスト方法においては、内蔵ＲＡＭのリテンションテストのためのデータ保持期間中に当該ＲＡＭ以外の回路部のテストであるたとえばＤＣテスト，ランダムロジック部のテスト，他のＲＡＭの書込／読出機能テスト等は行なわれておらず、当該データ保持期間中は単に時間の経過を待つだけである。このことが、ＲＡＭを内蔵したＬＳＩのテスト時間の増大の原因となっている。
【００１０】本発明は、このような先行技術における問題を改善するためになされたものであり、ＲＡＭのリテンションテストの比較的長いデータ保持期間の有効利用を図り、ＲＡＭを内蔵したＬＳＩのテスト時間を削減することを目的としている。
【００１１】
【課題を解決するための手段】請求項１の発明による１以上のＲＡＭを含むＬＳＩのテスト方法は、リテンションテストが行なわれるべきＲＡＭにデータを書込み、データが書込まれたＲＡＭを書込禁止状態にし、データが書込まれたＲＡＭ以外の回路部であってリテンションテストのデータ保持期間中に並行してテストされ得る回路部を選択し、選択された回路部のテストのうちデータ保持期間内に終了し得るテスト項目を選択し、そしてその選択されたテスト項目をデータ保持期間内に実行するステップを含んでいることを特徴としている。
【００１２】したがって、請求項１の発明によるＬＳＩのテスト方法においては、ＬＳＩに含まれるＲＡＭのリテンションテストに必要な比較的長いデータ保持期間中に並行して他の回路部のテストが実行されるので、リテンションテストのデータ保持期間が有効に利用されて、ＬＳＩのテスト期間の短縮化を図ることができる。
【００１３】請求項２の発明によるＬＳＩのテスト方法は、リテンションテストが行なわれるべきＲＡＭにデータを書込み、データが書込まれたＲＡＭを書込禁止状態にし、データが書込まれたＲＡＭ以外の回路部であってリテンションテストのデータ保持期間中に並行してテストされ得る回路部を選択し、選択された回路部のテストのうちデータ保持期間より長い時間を要するテスト項目を選択し、選択されたテスト項目の実行時間以上にデータ保持期間を延長し、そして、延長されたデータ保持期間内にその選択されたテスト項目を実行するステップを含んでいることを特徴としている。
【００１４】したがって、請求項２の発明によれば、リテンションテストが行なわれるＲＡＭ以外の回路部のテストであってリテンションテストのデータ保持期間より長い時間を要するテスト項目であっても、データ保持期間をその選択されたテスト項目に要する時間まで延長することによってデータ保持期間中に並行してその選択されたテスト項目を実行することができ、これによってＬＳＩのテスト時間を短縮化することができる。
【００１５】請求項３の発明によるＬＳＩのテスト方法は、ＲＡＭのリテンションテストのデータ保持期間中に並行して行なわれる他の回路部のテスト項目がＤＣテストであることを特徴としている。
【００１６】したがって、請求項３の発明によれば、ＲＡＭのリテンションテストのデータ保持期間中にＤＣテストを行なうことができるので、ＤＣテストに要する時間を削減することができ、ＬＳＩのテスト時間が短縮され得ることになる。
【００１７】請求項４の発明によるＬＳＩのテスト方法は、ＲＡＭのリテンションテストのデータ保持期間中に並行して行なわれる回路部がランダムロジック部であることを特徴としている。
【００１８】したがって、請求項４の発明によれば、ＲＡＭのリテンションテストのデータ保持期間中にランダムロジック部のテストを行なうことができ、そのランダムロジック部のテストに要する時間だけＬＳＩのテスト時間が短縮され得ることになる。
【００１９】請求項５の発明によるＬＳＩのテスト方法は、ＲＡＭのリテンションテストと並行して他のＲＡＭの機能テストが行なわれることを特徴としている。
【００２０】したがって、請求項５の発明によれば、ＲＡＭのリテンションテストのデータ保持期間中に他のＲＡＭの機能テストを行なうことができるので、そのＲＡＭの機能テストに要する時間を削減することができ、ＬＳＩのテスト時間が短縮され得ることになる。
【００２１】
【発明の実施の形態】以下において、本発明の種々の実施の形態によるＬＳＩのテスト方法を説明する。
【００２２】（実施の形態１）図１のフロー図において、本発明の実施の形態１によるＬＳＩのテスト方法に含まれるＲＡＭリテンションテストにおけるステップが示されており、図２においては、そのようなＬＳＩテストが行なわれるＬＳＩの一部が模式的なブロック図で示されている。
【００２３】図２に示されたＬＳＩはＲＡＭ１を含み、スキャンパス１１がＲＡＭ１のまわりを囲むように挿入されている。スキャンパス１１は、入力端子１３，出力端子１４，およびスキャンＦＦ１５を含んでいる。このＬＳＩはさらに、ＲＡＭ１を書込禁止状態に設定する外部端子２１を含むとともに、ＲＡＭ１以外の回路部分であってランダムロジック等の回路部分３０をも含んでいる。
【００２４】図１と図２を参照して、まずステップ５１において、スキャンパス１１を用いてデータの表パターンがＲＡＭ１に書込まれる。ＲＡＭ１へのデータの書込時には、外部端子２１が書込を許可する信号値０に設定される。
【００２５】次にステップ６０において、外部端子２１が信号値１に設定され、それによってＲＡＭ１が書込禁止状態に設定される。図２に示されているようなＬＳＩにおいては、ＲＡＭ１のテスト期間中にスキャンパス１１と外部端子２１によってＲＡＭ１を他の回路部分から完全に分離することができるので、ＲＡＭ１を書込禁止状態に設定したままで他の回路のテストを行なうことが可能である。
【００２６】そこで、ステップ６１において、ＲＡＭ１以外の回路部であってＲＡＭ１のデータ保持期間中に並行してテストされ得る回路部が選択されるとともに、その選択された回路部についてのテスト項目のうちでＲＡＭ１のデータ保持期間内に終了し得るテスト項目が選択される。このとき、選択された回路部についての複数のテスト項目の全実行時間がＲＡＭ１のデータ保持期間内であれば、それらの複数のテスト項目を選択することができる。
【００２７】その後、ステップ５２においてはＲＡＭ１に書込まれたデータの表パターンが一定期間保持されるとともに、これと並行したステップ６２においてはステップ６１で選択された回路部のテスト項目が実行されて終了する。他方、ステップ５２のデータ保持期間の後に続くステップ５３においては、ＲＡＭ１に保持されていたデータの表パターンがスキャンパス１１の出力端子１４から読出され、その結果から、表パターンのデータについてのＲＡＭ１のデータ保持機能が評価される。
【００２８】データの裏パターンについても、表パターンの場合と同様に、ＲＡＭ１のデータ保持機能がテストされる。すなわち、ステップ５４において、データの裏パターンがＲＡＭ１に書込まれる。ステップ７０において、データの裏パターンが書込まれたＲＡＭ１が書込禁止状態に設定される。ステップ７１において、ＲＡＭ１以外の回路部であってＲＡＭ１のデータ保持期間中に並行してテストされ得る回路部が選択されるとともに、その回路部についてのテスト項目のうちでＲＡＭ１のデータ保持期間内に終了し得るテスト項目が選択される。
【００２９】その後、ステップ５５においてはＲＡＭ１に書込まれたデータの裏パターンが一定期間保持されるとともに、これと並行したステップ７２においてはステップ７１で選択された回路部のテスト項目が実行されて終了する。他方、ステップ５５のデータ保持期間後に続くステップ５６においては、ＲＡＭ１に保持されていたデータの裏パターンが読出され、その結果から、裏パターンのデータについてもＲＡＭ１のデータ保持機能が評価され、これによりＲＡＭ１のリテンションテストが終了する。
【００３０】図１に示されているようなＲＡＭリテンションテストは、複数のＲＡＭを含むＬＳＩであってそれらすべてのＲＡＭを同時にテストし得る回路構成を有するＬＳＩについても適用し得る。他方、複数のＲＡＭを含むＬＳＩであってそれらのＲＡＭが個別にテストされる回路構成を有するＬＳＩにおいては、ステップ６１やステップ７１において、リテンションテストの対象となっているＲＡＭ以外のＲＡＭが並行してテストされるべき他の回路として選択されることも可能である。
【００３１】以上のように、図１に示されているようなＲＡＭリテンションテストを利用すれば、ＬＳＩに含まれるＲＡＭのデータ保持期間中に他の選択された回路部のテストをも行なうことができ、その選択された回路部のテストに要する時間だけＬＳＩのテスト時間が短縮され得ることになる。
【００３２】（実施の形態２）図３のフロー図においては、本発明の実施の形態２によるＲＡＭリテンションテストにおけるステップが示されている。このリテンションテストでは、まず図１の場合と同様に、ステップ５１においてデータの表パターンがＲＡＭ１に書込まれた後に、ステップ６０においてＲＡＭ１が書込禁止状態に設定される。
【００３３】しかし、次のステップ６１Ａにおいては、ＲＡＭ１以外の回路部であってＲＡＭ１のデータ保持期間中に並行してテストされ得る回路部が選択されるが、その選択された回路部についてのテスト項目のうちでＲＡＭ１のデータ保持期間より長い全実行時間を要する１種または２種以上のテスト項目が選択される。このとき、複数種類のテスト項目が選択される場合には、それらの合計の実行時間がデータ保持期間より長ければよく、各種類のテスト項目の実行時間はデータ保持期間より短くてもよい。
【００３４】ステップ６１Ｂでは、ステップ６１Ａで選択されたテスト項目の全実行時間以上になるように、ＲＡＭ１のデータ保持期間が延長されて設定される。
【００３５】その後は、図１の場合と同様に、ステップ５２においてはＲＡＭ１に書込まれたデータの表パターンがステップ６１Ｂで延長設定された期間だけ保持されるとともに、これと並行したステップ６２においてはステップ６１Ａで選択された回路部のテスト項目が実行されて終了する。また、ステップ５２に続くステップ５３においては、ＲＡＭ１に保持されていたデータの表パターンが読出され、その結果から、表パターンのデータについてのＲＡＭ１のデータ保持機能が評価される。
【００３６】データの裏パターンについても、表パターンの場合と同様に、ＲＡＭ１のデータ保持機能がテストされる。すなわち、ステップ５４においてデータの裏パターンがＲＡＭ１に書込まれた後に、ステップ７０においてＲＡＭ１が書込禁止状態に設定される。ステップ７１Ａにおいては、ＲＡＭ１以外の回路部であってＲＡＭ１のデータ保持期間中に並行してテストされ得る回路部が選択され、その選択された回路部についてのテスト項目のうちでＲＡＭ１のデータ保持期間より長い全実行時間を要する１種または２種以上のテスト項目が選択される。ステップ７１Ｂでは、ステップ７１Ａで選択されたテスト項目の全実行時間以上になるように、ＲＡＭ１のデータ保持期間が延長されて設定される。
【００３７】その後はデータの表パターンの場合と同様に、ステップ５５においてはＲＡＭ１に書込まれたデータの裏パターンがステップ７１Ｂで延長設定された期間だけ保持されるとともに、これと並行したステップ７２においてはステップ７１Ａで選択された回路部のテスト項目が実行されて終了する。また、ステップ５５に続くステップ５６においては、ＲＡＭ１に保持されていたデータの裏パターンが読出され、その結果から、裏パターンのデータについてのＲＡＭ１のデータ保持機能も評価されてリテンションテストが終了する。
【００３８】以上のように、図３に示されているようなＲＡＭリテンションテストを利用すれば、リテンションテストの対象となっているＲＡＭ以外の回路部のテスト項目がそのリテンションテストにおけるデータ保持期間より長時間を要する場合であっても、リテンションテストのデータ保持期間が延長され得るので、リテンションテストと他の回路部のテストを並行して行なうことができ、それに伴ってＬＳＩのテスト時間が短縮され得る。
【００３９】（実施の形態３）図４のフロー図においては、本発明の実施の形態３によるＲＡＭリテンションテストにおけるステップが示されている。図４に示されたステップの多くは図１に示されたものと類似している。しかし、図４中のステップ６１と７１においては、ＲＡＭのデータ保持期間内に並行してテストされ得る他の回路部のテスト項目として、電源電流テスト，入出力バッファテスト等のＤＣテストが選択される。そして、ＲＡＭのデータを保持するステップ５２と５５に並行するステップ６２と７２において、それらの選択されたＤＣテストが実行される。
【００４０】したがって、図４に示されているようなＲＡＭリテンションテストを利用することによって、ＤＣテストに要する時間だけＬＳＩのテスト時間が短縮され得る。
【００４１】（実施の形態４）図５のフロー図においては、本発明の実施の形態４によるＲＡＭリテンションテストにおけるステップが示されている。図５に示されたステップの多くも図１に示されたものと類似している。しかし、図５中のステップ６１と７１においては、ＲＡＭのデータ保持期間内に並行してテストされ得る他の回路部のテスト項目として、ランダムロジック部についてのロジックのスキャンテスト等が選択される。そして、ＲＡＭのデータを保持するステップ５２と５５に並行するステップ６２と７２において、その選択されたランダムロジック部のテストが実行される。したがって、図５に示されているようなＲＡＭリテンションテストを利用することによって、ランダムロジック部のテストに要する時間だけＬＳＩのテスト時間が短縮され得る。
【００４２】（実施の形態５）図６のフロー図においては、本発明の実施の形態５によるＲＡＭリテンションテストにおけるステップが示されており、図７においては、そのようなＲＡＭリテンションテストが行なわれるＬＳＩの一部が模式的なブロック図で示されている。
【００４３】図７に示されたＬＳＩは、ＲＡＭ２，ＲＡＭ３およびＲＡＭ４とスキャンパス１２を含んでいる。このＬＳＩの構成では、ＲＡＭ２とＲＡＭ３については同時にリテンションテストを行なうことが可能であるが、ＲＡＭ４はＲＡＭ２およびＲＡＭ３と同時にリテンションテストを行なうことができない。スキャンパス１２は、ＲＡＭ２，ＲＡＭ３およびＲＡＭ４を囲むように挿入されており、入力端子１３，出力端子１４，およびスキャンＦＦ１５を含んでいる。図７のＬＳＩはさらに、外部端子２２と２４，内部信号線２５，インバータ３１，およびＯＲゲート３２を含んでいる。
【００４４】このようなＬＳＩに含まれるＲＡＭ２とＲＡＭ３のリテンションテストにおいてＲＡＭ２とＲＡＭ３へデータを書込むときに、外部端子２２が書込を許可する信号値０に設定されれば、内部信号線２５の信号値が１になってＲＡＭ４は書込禁止状態になるので、ＲＡＭ４にはＲＡＭ２およびＲＡＭ３と同時にデータを書込むことができない。したがって、上述のように、ＲＡＭ４についてはＲＡＭ２およびＲＡＭ３と同時にリテンションテストを行なうことができない。
【００４５】図６と図７を参照して、まずステップ５０において、最初のリテンションテストの対象として、たとえばＲＡＭ２とＲＡＭ３が選択される。それらの選択されたＲＡＭ２とＲＡＭ３に対して、ステップ５１において、スキャンパス１２を用いてデータの表パターンが書込まれる。その後のステップ６０において、外部端子２２を信号値１に設定することによって、ＲＡＭ２とＲＡＭ３が書込禁止状態にされる。
【００４６】ＲＡＭ２とＲＡＭ３が書込禁止状態にされている間、ＲＡＭ４は、外部端子２４に与えられる信号値に依存して書込禁止状態と書込許可状態のいずれにもされ得る。したがって、ＲＡＭ２とＲＡＭ３が書込禁止状態にされている間に、ＲＡＭ４については、リテンションテスト以外の他の機能テストとして、たとえばオール０／１テスト，マーチテスト，ギャロッピングテスト，ロウバー／コラムバーテスト，チェッカテスト，ウォーキングテスト等を実行することができる。
【００４７】そこで、ステップ６１において、ＲＡＭ４についてのこれらの機能テストのうちから、ＲＡＭ２とＲＡＭ３のデータ保持期間内に終了し得る１種または２種以上のテスト項目が選択される。
【００４８】その後、ステップ５２においてはＲＡＭ２とＲＡＭ３に書込まれたデータの表パターンが一定期間保持されるとともに、これと並行したステップ６２においてはステップ６１で選択されたＲＡＭ４の機能テストが実行されて終了する。他方、ステップ５２のデータ保持期間後に続くステップ５３においては、ＲＡＭ２とＲＡＭ３に保持されていたデータの表パターンがスキャンパス１２の出力端子１４から読出され、その結果から、表パターンのデータについてのＲＡＭ２とＲＡＭ３のデータ保持機能が評価される。
【００４９】データの裏パターンについても、表パターンの場合と同様に、ＲＡＭ２とＲＡＭ３のデータ保持機能がテストされる。すなわち、ステップ５４において、データの裏パターンがＲＡＭ２とＲＡＭ３に書込まれる。ステップ７０において、データの裏パターンが書込まれたＲＡＭ２とＲＡＭ３が書込禁止状態に設定される。ステップ７１において、ＲＡＭ４についての機能テストのうちから、ＲＡＭ２とＲＡＭ３のデータ保持期間内に終了し得る１種または２種以上のテスト項目が選択される。
【００５０】ステップ５５においてはＲＡＭ２とＲＡＭ３に書込まれたデータの裏パターンが一定期間保持されるとともに、これと並行したステップ７２においてはステップ７１で選択されたＲＡＭ４の機能テストが実行されて終了する。他方、ステップ５５のデータ保持期間後に続くステップ５６においては、ＲＡＭ２とＲＡＭ３に保持されていたデータの裏パターンが読出され、その結果から、裏パターンのデータについてもＲＡＭ２とＲＡＭ３のデータ保持機能が評価される。
【００５１】その後、ステップ５７において、リテンションテストが未実施のＲＡＭが存在するか否かが判断される。図７に示されたＬＳＩの例ではＲＡＭ４について未だリテンションテストが実施されていないので、ステップ５０に戻り、次のリテンションテストの対象としてＲＡＭ４が選択される。その後、ＲＡＭ２およびＲＡＭ３の場合と同様に、ＲＡＭ４についてもリテンションテストが行なわれる。このような複数のＲＡＭについてのリテンションテストが繰返され、ステップ５７においてリテンションテストが未実施のＲＡＭが残存しないと判断されたときにすべてのＲＡＭについてのリテンションテストが完了する。
【００５２】したがって、図６に示されているようなＲＡＭリテンションテストを利用すれば、複数のＲＡＭを含むＬＳＩにおいて、いくつかのＲＡＭについてリテンションテストを行なっている間に他のいくつかのＲＡＭについての機能テストを行なうことができ、このような効率的なＲＡＭについてのテストを行なうことによって、ＬＳＩのテスト時間が短縮され得る。
【００５３】以上において、本発明のいくつかの実施の形態によるＬＳＩのテスト方法が説明されたが、図３のリテンションテストにおいてもステップ６２としてＤＣテストやランダムロジック部のテストを行なうことができることは言うまでもなく、また、図６のリテンションテストにおけるステップ６１と７１を図３におけるステップ６１Ａと６１Ｂおよび７１Ａと７１Ｂにそれぞれ置換えることが可能であることも言うまでもない。
【００５４】
【発明の効果】請求項１のＬＳＩのテスト方法によれば、ＬＳＩに含まれるＲＡＭのデータ保持期間中に他の選択された回路部のテストを行なうことができ、その選択された回路部のテストに要する時間だけＬＳＩのテスト時間が短縮され得る。
【００５５】請求項２のＬＳＩのテスト方法によれば、リテンションテストされているＲＡＭ以外の回路部のテスト項目がリテンションテストのデータ保持期間より長い時間を要するものであっても、ＲＡＭのリテンションテストと並行して行なうことができ、ＬＳＩのテスト時間が短縮され得る。
【００５６】請求項３のＬＳＩのテスト方法によれば、ＲＡＭのリテンションテストに並行してＤＣテストが行なわれるので、そのＤＣテストに要する時間だけＬＳＩのテスト時間が短縮され得る。
【００５７】請求項４のＬＳＩのテスト方法によれば、ＲＡＭのリテンションテストに並行してランダムロジック部のテストが行なわれるので、そのランダムロジック部のテストに要する時間だけＬＳＩのテスト時間が短縮され得る。
【００５８】請求項５のＬＳＩのテスト方法によれば、複数のＲＡＭを含むＬＳＩについていくつかのＲＡＭに関するリテンションテストが行なわれている間に並行して他のＲＡＭの機能テストを行なうことができるので、そのＲＡＭの機能テストに要する時間だけＬＳＩのテスト時間が短縮され得る。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社
【出願日】	平成９年（１９９７）７月４日
【代理人】	【弁理士】【氏名又は名称】深見久郎（外３名）
【公開番号】	特開平１１－２３６７２
【公開日】	平成１１年（１９９９）１月２９日
【出願番号】	特願平９－１７９２４２