| 【発明の名称】 |
バウンダリ・スキャン回路 |
| 【発明者】 |
【氏名】三森 浩二
|
| 【要約】 |
【課題】テスト時間を短縮するバウンダリ・スキャン回路の提供。
【解決手段】バウンダリ・スキャン・セルにおいて、シリアル入力用クロックＳＣＬＫからアップデート用クロックＵＰＣＬＫ２を生成し、シリアル入力端子ＳＩからシフトレジスタを構成するラッチＦ１にクロックＳＣＬＫによりシリアル入力されたデータをクロックＵＰＣＬＫ２によりラッチＦ２にアップデートすることにより、ラッチＦ１にシリアル入力されたデータが連続的に出力端子ＰＯからパラレル出力される。 |
【特許請求の範囲】
【請求項１】バウンダリ・スキャン回路において、シリアル入力用クロックによりパラレル出力用クロックを生成することにより、ＴＡＰ（テストアクセスポート）コントローラのステートを遷移させることなしに、シリアルスキャンとパラレル出力を交互に連続して行えるようにしたことを特徴とするバウンダリ・スキャン回路。
【請求項２】シリアル入力用クロックによりシリアル入力を入力しシリアル出力を出力しシフトレジスタを構成する第１のフリップフロップと、アップデートクロックにより該第１のフリップフロップの出力をラッチしてパラレル出力端子に出力する第２のフリップフロップと、を備えたバウンダリスキャンセル回路において、前記シリアル入力用クロックを所定時間遅延した信号をアップデートクロックとして、前記第２のフリップフロップが前記第１のフリップフロップの出力をラッチして前記パラレル出力端子に出力し、ＴＡＰ（テストアクセスポート）コントローラのステートを遷移させることなしに、シリアルスキャンとパラレル出力を交互に連続して行えるようにしたことを特徴とするバウンダリ・スキャン回路。
【請求項３】前記シリアル入力用クロックを所定時間遅延した信号と、前記ＴＡＰコントローラの状態を＜Ｕｐｄａｔａ−ＤＲ＞（アップデート・データレジスタ）に遷移させて発生させるアップデート用クロックとをモード切換信号によって切換出力する選択手段を備え、前記選択手段の出力を前記第２のフリップフロップのクロック入力とすることを特徴とする請求項２記載のバウンダリ・スキャン回路。
|
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に関し、特に、バウンダリ・スキャン回路に関する。
【０００２】
【従来の技術】バウンダリスキャン回路については、例えば文献（ＩＥＥＥ Ｓｔｄ １１４９．１−１９９０（Includes ＩＥＥＥ Ｓｔｄ １１４９．１ａ−１９９３）ＩＥＥＥ Standard Test Access Port and Boundary-Scan Architecture、ＩＥＥＥ Computer Society、１９９３年１０月２１日発行）の記載が参照される。
【０００３】図３に、ＩＥＥＥ標準に準拠した従来のバウンダリ・スキャン・セル（「ＢＳＣ」という）を示す。図４に、このＢＳＣを有するバウンダリ・スキャン回路の構成概略図を示す。さらに、図６に、テスト・アクセス・ポート（「ＴＡＰ」という）コントローラのステート図を示す。
【０００４】図３を参照すると、バウンダリ・スキャン回路は、ＢＳＣのシリアル出力端子ＳＯが次段のＢＳＣのシリアル入力端子ＳＩとなるように接続されてシフトレジスタが構成されている。
【０００５】ＴＡＰコントローラとは、バウンダリ・スキャン回路へのテスト命令やデータの流れをコントロールする１６ステート・マシンである。
【０００６】ＩＥＥＥ標準に準拠した従来のバウンダリ・スキャン回路において、シリアル入力端子ＳＩからシフトレジスタＦ１にシリアル入力されたデータを、ラッチＦ２にアップデートし、パラレル出力端子ＰＯからパラレル出力させる場合、ＴＡＰコントローラのステートを、まず＜Ｓｈｉｆｔ−ＤＲ＞（シフト−データレジスタ）とし、シフト用クロックＳＣＬＫを発生させ、Ｆ１にデータをシフト入力し、次にＴＡＰコントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞（アップデータデータレジスタ）に遷移させ、アップデート用クロックＵＰＣＬＫを発生させ、ラッチＦ２にデータをアップデートすることにより、パラレル出力端子ＰＯからパラレル出力させる。図４を参照すると、各ＢＳＣ回路は、スキャンテスト時、前段のシリアル出力端子をシリアル入力端子に接続し、そのシリアル出力端子を後段のシリアル入力端子に接続してシフトレジスタを形成し、ＴＡＰコントローラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のとき、アップデートクロックにより各ＢＳＣのラッチＦ２の出力がパラレル出力端子ＯＵＴに出力される。なお、通常動作時には、パラレル入力ＰＩがパラレル出力端子ＯＵＴに出力される。
【０００７】
【発明が解決しようとする課題】上記した従来のバウンダリ・スキャン回路において、ＢＳＣのパラレル出力端子と外部端子との接続テストを行う際、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−ＤＲ＞に遷移させ、図５（ａ）に示すように、すべてのＢＳＣ、図ではＢＳＣ１〜ＢＳＣ５に“０”をシリアル入力し、次にＴＡＰコントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、そのデータをパラレル出力することにより、すべての出力端子ＯＵＴ１〜ＯＵＴ５を“０”の状態にする。
【０００８】次に、図５（ｂ）に示すような状態にするために、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−ＤＲ＞に遷移させ、ＢＳＣ１に“１”、他のＢＳＣには“０”をシフト入力し、次にＴＡＰコントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出力端子ＯＵＴ１から“１”、他の出力端子ＯＵＴ２〜ＯＵＴ５から“０”がパラレル出力されることを確認する。
【０００９】次に、図５（ｃ）に示すような状態にするために、ＴＡＰコントローラのステートをまた＜Ｓｈｉｆｔ−ＤＲ＞に遷移させ、ＢＳＣ２に“１”、他のＢＳＣには“０”をシリアル入力し、次にＴＡＰコントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出力端子ＯＵＴ２から“１”、他の出力端子ＯＵＴ１、ＯＵＴ３〜ＯＵＴ５から“０”がパラレル出力されることを確認することにより、どのセル、すなわち何番目のセルとどの外部端子とが接続されているかがテストできる。
【００１０】このように一つのピンの接続テストを行う毎に、ＴＡＰコントローラのステートを、図６に示すフロー■のような遷移を繰り返さなくてはならない。
【００１１】したがって、接続テストを必要とするピンが増えるほど、ＴＡＰコントローラのステートの遷移回数が増大し、これによりテストパターンが長くなり、テスト時間が増大する、という問題が生じる。
【００１２】その理由は、以下の通りである。すなわち、Ｆ１にシリアル入力されたデータをＦ２にアップデートするためのクロックＵＰＣＬＫは、ＴＡＰコントローラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のときに生成される。
【００１３】このため、シリアル入力されたデータをパラレル出力させるためには、ＴＡＰコントローラのステートにおいて、＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ−ＤＲ＞→＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ−ＤＲ＞という遷移を繰り返さなくてはならない。
【００１４】したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、バウンダリ・スキャン回路において、テスト時間を短縮させる、バウンダリ・スキャン回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するために、本発明は、バウンダリ・スキャン回路において、シリアル入力用クロックによりパラレル出力用クロックを生成することにより、ＴＡＰコントローラのステートを遷移させることなしに、シリアルスキャンとパラレル出力を交互に連続して行えるようにしたことを特徴とする。
【００１６】本発明は、バウンダリ・スキャン・セルにおいて、シリアル入力用クロック（ＳＣＬＫ）から所定時間遅延させてアップデート用クロック（ＵＰＣＬＫ２）を生成し、シリアル入力端子（ＳＩ）からシフトレジスタを構成する第１のフリップフロップ（Ｆ１）にクロック（ＳＣＬＫ）によってシリアル入力されたデータを、アップデートクロック（ＵＰＣＬＫ２）により第２のフリップフロップ（Ｆ２）にアップデートすることにより、第１のフリップフロップ（Ｆ１）にシリアル入力されたデータが連続的に出力端子（ＰＯ）からパラレル出力される。
【００１７】［発明の概要］本発明においては、ＴＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のときにデータのアップデートに必要となるクロックをシリアル入力用クロックから生成させることのできるテスト・モードをもつＢＳＣを用いる。ＴＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のままで、シリアル入力されたデータをパラレル出力することが可能となり、ＴＡＰコントローラのステートを遷移させること無しに、シリアル入力されたデータを連続的、すなわち次のデータがシリアル入力される前に、そのデータをパラレル出力させることが可能となる。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下に説明する。図１は、本発明の実施の形態の構成を示すブロック図である。
【００１９】図１を参照すると、本発明の実施の形態においては、シリアル入力用クロックＳＣＬＫを入力する遅延回路Ｄ１と、遅延回路Ｄ１の出力またはＵＰＣＬＫをＵＰＣＬＫ２としてＦ２に出力するモード変換回路Ｃ１が、図３に示した従来の回路に追加されている。ＵＰＣＬＫ２は、モード変換回路Ｃ１に入力される、遅延回路Ｄ１によってシリアル入力用クロックＳＣＬＫに対し、ある程度遅延を持ったクロックと、従来のアップデート用クロックＵＰＣＬＫからモード切換によって選択できるようにし、シリアル入力用クロックＳＣＬＫからアップデート用クロックＵＰＣＬＫ２を生成することができるようなテスト・モードを持たせる。
【００２０】テスト・モードに設定することにより、ＴＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のときに生成されるＳＣＬＫによって、ＳＣＬＫに対しある程度遅延を持ったＵＰＣＬＫ２が生成される。
【００２１】このように、本発明の実施の形態においては、従来のＴＡＰコントローラでは、ステートが＜Ｓｈｉｆｔ−ＤＲ＞のときには生成されなかったアップデート用クロックＵＰＣＬＫ２を作り出すことにより、ＴＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のままでも、Ｆ１にシリアル入力されたデータを、連続的に、すなわち次のデータがシリアル入力される前にＵＰＣＬＫ２によってＦ２にアップデートされ、そのデータがＰＯからパラレル出力される。
【００２２】したがって、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−ＤＲ＞から＜Ｕｐｄａｔｅ−ＤＲ＞へ遷移させることなしにＦ１にシリアル入力されたデータを、ＰＯからパラレル出力することが可能となる。
【００２３】
【実施例】上記した本発明の実施の形態について更に詳細に説明すべく、本発明の実施例を図面を参照して以下に説明する。図２は、本発明の一実施例の構成を示す図である。図２に示すように、本発明の一実施例においては、ＳＣＬＫによりインバータＩＮＶ１とマルチプレクサＭ３を介してＵＰＣＬＫ２を生成する。これにより、ＵＰＣＬＫ２はＳＣＬＫに対し、半クロック位相のずれたクロックとなる。
【００２４】よって、クロックＳＣＬＫによりＦ１にシリアル入力されたデータを、次のデータがシリアル入力される前に、クロックＵＰＣＬＫ２によりＦ２にアップデートでき、連続的にパラレル出力することが可能となる。
【００２５】マルチプレクサＭ３は、従来モードと、本実施例のモードとの切り替えを行う。モード切換信号Ｔは、インストラクション・レジスタを１ビット増やし、この１ビット値で制御する。
【００２６】これにより、従来モード、すなわち上記ＩＥＥＥ（米国電気電子技術者協会）に準拠した動作も保つことができる。
【００２７】本実施例の動作について説明する。本実施例のＢＳＣを用いたバウンダリ・スキャン回路において、パラレル出力端子と外部端子との接続テストを行う場合は、モード切換信号Ｔを“１”にし、ＵＰＣＬＫ２をＳＣＬＫより生成する。
【００２８】次に、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−ＤＲ＞にし、“０”、…、“０”をシリアル入力し、図５（ａ）のようにすべての出力端子を“０”としたあと、“１”、“０”、“０”、…、“０”をシリアル入力すれば、“１”がシリアル入力されたＢＳＣのパラレル出力端子に接続された外部端子から“１”が出力される。
【００２９】これにより、どのＢＳＣ、すなわち何番目のＢＳＣとどの外部端子が接続されているかのテストが容易化される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、ＴＡＰコントローラのステートの遷移回路を減らすことができ、テスト・パターン長を短縮し、このためテスト時間を短縮する、という効果を奏する。
【００３１】その理由は、ＴＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のときにシリアル入力用クロックとパラレル出力用クロックを共に生成させることにより、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−ＤＲ＞から遷移させることなしに、シリアル入力されたデータをパラレル出力することを可能としたことによる。
|
| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
|
| 【出願日】 |
平成９年（１９９７）６月２７日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】加藤 朝道
|
| 【公開番号】 |
特開平１１−２３６７０ |
| 【公開日】 |
平成１１年（１９９９）１月２９日 |
| 【出願番号】 |
特願平９−１８７７６７ |
|