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【発明の名称】 半導体集積回路
【発明者】 【氏名】尾崎 英晴
【要約】 【課題】パーシャルスキャンパステスト回路におけるオーバーヘッドを減らし、高速クロックを採用することが出来る半導体集積回路を提供する。

【解決手段】スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎが従属接続されてシフトレジスタを構成し、ＳＣ−ＦＦ１のデータ入力端には端子３１からスキャンイン信号が供給され、それらのＳＣ−ＦＦ１，２，……，ｎのクロック端ＣにはＯＲ回路７を介して端子３２からシフト専用クロックが供給されている。非スキャン用フリップフロップＦＦ３，４，……，ｍの入力端にはそれぞれ所定の信号が供給され、クロック端Ｃには端子３３からシステムクロックがそれぞれ供給されるとともに、このシステムクロックはさらにＯＲ回路７の他方の入力端にも供給されている。つまり、ＯＲ回路７はシステムクロックまたはシフト専用クロックのいずれかをＳＣ−ＦＦ１，２，……，ｎに供給する。
【特許請求の範囲】
【請求項１】 複数のフリップフロップ回路を従属接続してシフトレジスタ動作をさせることによってパーシャルスキャンパステストを行う半導体集積回路であって、通常動作時に使用する第１のクロックおよびスキャンパステストでシフト動作をさせる時に使用する第２のクロックの複数種類のクロックを設け、シフトレジスタ構成のスキャン用フリップフロップに供給するクロックとしては、前記第１のクロックおよび前記第２のクロックの論理をとって供給するクロック供給手段を備えることを特徴とする半導体集積回路。
【請求項２】 前記通常動作時と前記スキャンパス動作時とのクロック速度を異ならせて供給する請求項１記載の半導体集積回路。
【請求項３】 前記スキャンパス動作時に、前記第２のクロックの供給を遮断または論理レベルの一定レベルに固定する請求項１記載の半導体集積回路。
【請求項４】 前記通常動作時には全ての非スキャン用フリップフロップおよび前記スキャン用フリップフロップを動作させ、スキャンパステスト時にはシフトレジスタ構成に接続される前記スキャン用フリップフロップのみを動作させる請求項１記載の半導体集積回路。
【請求項５】 前記スキャン用および前記非スキャン用フリップフロップを含む論理回路中の信号伝達がクリティカルな個所であっても、このクリティカル対策用の信号遅延手段を用いることなく、前記通常動作時と前記スキャンパス動作時のクロック供給を異ならせる請求項１記載の半導体集積回路。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係わり、特に複数のフリップフロップ回路を従属接続してレジスタ構成として動作させることが出来るパーシャルスキャンパステスト回路を構成する半導体集積回路に関する。
【０００２】
【従来の技術】この種の従来のパーシャルスキャンパステスト回路は、順序回路を有する大規模な集積回路のテストをするときに用いられており、テスト時には、複数のフリップフロップ回路を従属接続してレジスタ構成として動作させることで順序回路の故障を検出することが出来る。その一例が特開平５−１０７３０８号公報に記載されている。同公報記載の集積回路試験方法は、その基本構成図を示した図５を参照すると、スキャン用フリップフロップとしてＦＦＳ１（７１），ＦＦＳ２（７２），ＦＦＳ３（７３），ＦＦＳ４（７４）と、非スキャン用フリップフロップとして、ＦＦＮ２（７５），ＦＦＮ３（７６），ＦＮ４（７７），ＦＦＮ１（７７）と、マルチプレクサＭＵＸ７９，８０，８１，８２とを有し構成されている。マルチプレクサＭＵＸ７９，８０はＦＦＳ１の出力が選択信号として用いられ、マルチプレクサＭＵＸ８１，８２はＦＦＳ２の出力が選択信号として用いられる。各マルチプレクサは選択信号が“１”の場合に限りＦＦＳ３およびＦＦＳ４に保持されている試験データをＦＦＮ１，２，３，４へ伝搬させ、選択信号が“０”の場合にＦＦＮ１，２，３，４それぞれが保持するデータを自身に帰還する。ＦＦＳ１，２，３，４はスキャンモードにおいて、それぞれの出力が次段のＳＤＩに入力されるようにチェーン接続される。
【０００３】この基本構成の動作は、まず、スキャンモードにおいて、ＦＦＮ１，２，３，４をアドレス指定するデータとアドレス指定されたＦＦＮ１，２，３，４にセットする試験データからなるスキャンデータをＦＦＳ１，２，３，４にセットする。例えば、ＦＦＳ１に“１”、ＦＦＳ２に“０”をセットすればＦＦＳ１の出力Ｑは“１”になり、この“１”によってＦＦＮ１およびＦＦＮ２が選択される。
【０００４】その結果、マルチプレクサＭＵＸ７８によりＦＦＳ３にセットされている試験データがＦＦＮ５に入力される。また、マルチプレクサＭＵＸ８２によりＦＦＳ４にセットされている試験データがＦＦＮ４に入力され、システムクロックによってＦＦＮ１およびＦＦＮ２にセットされたデータが出力され、論理回路に送られる。つまり、スキャン用フリップフロップに設定された試験データを非スキャン用フリップフロップに移行させることにより非スキャン用フリップフロップに外部から任意の試験データを設定できるというものである。
【０００５】一方、他の従来のパーシャルスキャンパステスト回路の一例が特開平８−１０５９４１号公報に記載されている。同公報記載のスキャンパス回路の構成図を示した図６を参照すると、このスキャンパス回路は、通常の非スキャン用フリップフロップＦＦ８３，８４，８５と、スキャンパス時にレジスタとして動作するスキャン用フリップフロップＳＣＡＮ−ＦＦ８６，８７，８８とを有し、ＳＣＡＮ−ＦＦ８６，８７，８８はこの図では図示してないが第１，第２，第３のラッチ回路が含まれ、所定の回路を構成するＦＦのうち、自回路のクロック信号と異なるクロック信号が出力先の中の少なくとも一つで用いられているものをＳＣＡＮ−ＦＦに置き換えたものである。
【０００６】ＳＣＡＮ−ＦＦ８６，８７，８８には、ＳＣＡＮ ＩＮおよびＳＣＡＮ ＯＵＴによりスキャンテスト用配線が施されている。またスキャンクロック信号としてそれぞれ２つのスキャンクロック信号ＳＣＬＫ１，ＳＣＬＫ２によってスキャン動作するようになっている。クロック制御回路ＳＣＤ８９，９０，９１はスキャンサンプル信号ｓａｍｐｌｅによって所定値（例えば“１”）が設定されると、ＦＦ８３，８４，８５およびＳＣＡＮ−ＦＦ８６，８７，８８それぞれへのクロック信号を所定値に固定する。
【０００７】したがって、この回路の動作は、まずスキャンクロックＳＣＬＫ１，ＳＣＬＫ２を用いてＳＣＡＮ−ＦＦをシフトレジスタとして動作させ、テストパターンをＳＣＡＮ−ＦＦに設定する。スキャンサンプル信号ｓａｍｐｌｅ“１”に固定することで、ｕｓｅｒ ｃｌｏｃｋの値は破棄されている。この状態で、組み合わせ論理および通常のＦＦの動作の結果をＳＣＡＮ−ＦＦにセットする。
【０００８】このとき、ｕｓｅｒ ｃｌｏｃｋが“０”の場合はスキャンクロックＳＣＬＫ１を“１”に固定し、ｓａｍｐｌｅ信号を立ち上げることで第１のラッチにｆｕｎｃｔｉｏｎ ｉｎｐｕｔｓの入力データがセットされる。この時ＳＣＡＮ−ＦＦ７５，７６の第１のラッチは動作しない。
【０００９】逆に、ｕｓｅｒ ｃｌｏｃｋが“１”の場合はスキャンクロックＳＣＬＫを“１”に固定し、ｓａｍｐｌｅ信号を立ち上げることで、ＳＣＡＮ−ＦＦ８７の第１のラッチに他のデータが設定される。この時ＳＣＡＮ−ＦＦ８６は動作しない。
【００１０】再びシフト動作を行って、ＳＣＡＮ−ＦＦの値を読み出し、それらの値と期待値パターンとの比較を行う。スキャンパス回路を用いてテストを行う場合には以上の動作を繰り返し行うというものである。
【００１１】
【発明が解決しようとする課題】上述した従来のパーシャルスキャンパステスト回路は、特開平５−１０７３０８号公報の場合は、スキャンデータの一部を非スキャン用フリップフロップを指定するためのアドレスデータとし、残りの部分をアドレス指定された非スキャン用フリップフロップに設定するアドレスデータとしてスキャンデータをスキャン用フリップフロップに設定するようにしているので、アドレス発生回路やマルチプレクサ等を回路に組み込む必要があり、スキャンパステストを行うための回路規模が大きくなるという欠点がある。
【００１２】一方、特開平８−１０５９４１号公報の場合は、スキャンパス回路を構成する複数のフリップフロップのうち、自回路のクロック信号と異なるクロック信号が出力先のフリップフロップのうちの少なくとも一つで用いられているフリップフロップの一つにスキャン用フリップフロップを配置し、それらのスキャン用フリップフロップを従属接続する構成であり、スキャンパステスト時の動作によってフリップフロップを選択しているので、スキャンパス回路構成にしたくない論理回路であってもあらかじめスキャンパス回路構成にしなければならない場合がある。
【００１３】本発明の目的は、上述した欠点に鑑みなされたものであり、半導体集積回路のテスト手法として知られるパーシャルスキャンパステスト回路におけるオーバーヘッドを減らし、高速クロックを採用することが出来る半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体積分回路の特徴は、複数のフリップフロップ回路を従属接続してシフトレジスタ動作をさせることによってパーシャルスキャンパステストを行う半導体集積回路であって、通常動作時に使用する第１のクロックおよびスキャンパステストでシフト動作をさせる時に使用する第２のクロックの複数種類のクロックを設け、シフトレジスタ構成のスキャン用フリップフロップに供給するクロックとしては、前記第１のクロックおよび前記第２のクロックの論理をとって供給するクロック供給手段を備えることにある。
【００１５】また、前記通常動作時と前記スキャンパス動作時とのクロック速度を異ならせて供給することができる。
【００１６】さらに、前記スキャンパス動作時に、前記第２のクロックの供給を遮断または論理レベルの一定レベルに固定することもできる。
【００１７】さらにまた、前記通常動作時には全ての非スキャン用フリップフロップおよび前記スキャン用フリップフロップを動作させ、スキャンパステスト時にはシフトレジスタ構成に接続される前記スキャン用フリップフロップのみを動作させることもできる。
【００１８】また、前記スキャン用および前記非スキャン用フリップフロップを含む論理回路中の信号伝達がクリティカルな個所であっても、このクリティカル対策用の信号遅延手段を用いることなく、前記通常動作時と前記スキャンパス動作時のクロック供給を異ならせることもできる。
【００１９】
【発明の実施の形態】本発明の半導体集積回路は、回路内部に存在する複数のＦＦを従属接続してレジスタ回路として動作させるパーシャルスキャンテスト回路に供給するクロック信号を、シフトクロック専用クッロックおよびシステムクロックの２種類を用意してある。パーシャルスキャンテスト回路においては、シフト動作時にはパーシャルスキャンパス回路以外のフリップフロップが動作しないようにする必要があるが、通常動作時には、パーシャルスキャンパス回路以外のフリップフロップのみならず全てのフリップフロップにシステムクロック信号を供給し、シフトレジスタ動作時には、パーシャルスキャンパス回路のフリップフロップにのみシフト専用クロック信号が供給されるようにしている。
【００２０】まず、本発明の半導体集積回路の基本構成を図面を参照しながら説明する。
【００２１】図１は本発明の半導体集積回路の基本構成を示すブロック図である。同図を参照すると、スキャンパス時の構成を示し、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎが従属接続されてシフトレジスタを構成し、ＳＣ−ＦＦ１のデータ入力端には端子３１からスキャンイン信号が供給され、ＳＣ−ＦＦ２の出力は次段のＳＣ−ＦＦ２のデータ入力端Ｄに、ＳＣ−ＦＦ２の出力はさらに次段のスキャン用フリップフロップＳＣ−ＦＦのデータ入力端Ｄにそれぞれ供給され、同様に順次ＳＣ−ＦＦｎへ供給され、それらのＳＣ−ＦＦ１，２，……，ｎのクロック端ＣにはＯＲ回路７を介してシフト専用クロック入力端子３２からシフト専用クロックが供給されている。
【００２２】スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎ以外の非スキャン用フリップフロップＦＦ１１，１２，……，１ｍの入力端にはそれぞれ所定の信号が供給され、クロック端Ｃにはシステムクロック入力端子３３からシステムクロックがそれぞれ供給されるとともに、このシステムクロックはさらにＯＲ回路７の他方の入力端にも供給されている。つまり、ＯＲ回路７はシステムクロックまたはシフト専用クロックのいずれかをＳＣ−ＦＦ１，２，……，ｎに供給する。
【００２３】上述した基本構成の動作説明用タイミングチャートを示した図２を併せて参照すると、まず通常動作時においては、シフト専用クロックはロウレベルに設定されているものとすると、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍはシステムクロック端子３３からシステムクロックが直接供給され、それぞれの非スキャン用フリップフロップＦＦ１１，１２，……，ｍは所定の動作をする。
【００２４】一方、シフト専用クロックがロウレベルであるからＯＲ回路７からも一義的にシステムクロックが出力され、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎに供給される。そのクロックに応答してスキャンインデータがＳＣ−ＦＦ１に読み込まれ、クロック１パルス毎に次段以降のスキャン用フリップフロップＳＣ−ＦＦへ順次シフトされる。
【００２５】次に、スキャン時には、システムクロックはロウレベルに設定され、シフト専用クロックがアクティブになっているものとすると、ＯＲ回路７からは一義的にシフト専用クロックが出力され、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎに供給される。そのクロックに応答してスキャンインデータがＳＣ−ＦＦ１に読み込まれ、クロック１パルス毎に次段以降のスキャン用フリップフロップＳＣ−ＦＦへ順次シフトされる。
【００２６】つまり、通常動作時にはスキャンＦＦ１，２，……，ｎも非スキャン用フリップフロップＦＦ１２，１２，……，１ｍもそれぞれフリプフロップとして所定の動作をし、スキャン時には、シフトレジスタ構成に接続されるスキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎのみがスキャン動作をし、非スキャン用フリップフロップＦＦ１２，１２，……，１ｍは動作しない。
【００２７】上述した本発明の基本構成を基にした一実施の形態の構成図を示した図３を参照すると、この半導体集積回路は、データ入力端Ｄに入力信号のセレクタＳＥＬ２１，２２，……，２ｎのうちの１つの出力端をそれぞれ接続するスキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎと、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍと、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎにクロックを供給するＯＲ回路７と、ＳＣ−ＦＦ１，２，……，ｎおよびＦＦ１，２，……，ｍ間の信号を送受する組み合わせ回路部８と、スキャンイン入力端子３１と、シフト専用クロック入力端子３２と、データ入力端子４１，４２，……，ｋと、システムクロック入力端子３３と、スキャンアウト出力端子６１と、データ出力端子５１，５２，……，５ｋとを有する。
【００２８】その構成は、スキャンイン入力端子３１がＳＥＬ２１の一方の入力端に接続され、他方の入力端には組み合わせ回路部８の出力端Ｏ１が接続され、ＳＥＬ２１の出力端はＳＣ−ＦＦ１のデータ入力端Ｄに接続される。
【００２９】ＳＣ−ＦＦ１の出力端Ｑは組み合わせ回路８の入力端Ｉ１およびＳＥＬ２２の一方の入力端に接続され、他方の入力端には組み合わせ回路部８の出力端Ｏ２が接続され、ＳＥＬ２２の出力端はＳＣ−ＦＦ２のデータ入力端Ｄに接続される。
【００３０】同様に、ＳＣ−ＦＦ（ｎ−１）の出力端Ｑは組み合わせ回路８の入力端Ｉ（ｎ−１）およびＳＥＬ２ｎの一方の入力端に接続され、他方の入力端には組み合わせ回路部８の出力端Ｏｎが接続され、ＳＥＬ２ｎの出力端はＳＣ−ＦＦｎのデータ入力端Ｄに接続され、ＳＣ−ＦＦｎの出力端Ｑは組み合わせ回路８の入力端Ｉｎおよびスキャンアウト端子６１に接続される。
【００３１】データ入力端子４１，４２，……，４ｋは組み合わせ回路部８の対応するデータ入力端Ｉ４１，Ｉ４２，……，Ｉ４ｋにそれぞれ接続され、組み合わせ回路部８の出力端Ｏ１１は非スキャン用フリップフロップＦＦ１１のデータ入力端Ｄに接続され、ＦＦ１１の出力端Ｑは組み合わせ回路部８の入力端Ｉ１１に接続される。同様にｍ−１番目の組み合わせ回路部８の出力端Ｏ１ｍ−１は非スキャン用フリップフロップＦＦ１ｍのデータ入力端Ｄに接続され、ＦＦ１ｍの出力端Ｑは組み合わせ回路部８の入力端Ｉ１ｍに接続される。
【００３２】組み合わせ回路部８の出力端Ｏ５１，５２，……，５ｋは信号出力端子５１，５２，……，５ｋにそれぞれ接続される。
【００３３】システムクロック入力端子３３は、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍのクロック入力端Ｃにそれぞれ接続され、かつ、ＯＲ回路７の一方の入力端に接続され、他方の入力端にはシフト専用クロック３２が接続され、ＯＲ回路７の出力端はスキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎのクロック端Ｃに接続される。
【００３４】上述した構成からなる回路の動作を説明する。
【００３５】従来のこの種の半導体集積回路におけるパーシャルスキャンテストでは、パーシャルスキャンテスト回路のシフトレジスタを構成するスキャン用フリップフロップに所定のスキャンデータを設定しまたはデータを読み出す場合、シフトレジスタのシフト動作によって順次にデータを設定し、またはデータを読み出す。
【００３６】その場合、シフトレジスタのフリップフロップにデータをセットまたはデータを読み出す毎に、同一クロックで動作している非スキャン用フリップフロップの内部状態が変化すると、半導体集積回路全体の動作状態も変化してしまうことになり、テストが不可能になる。
【００３７】そこで本実施の形態では、通常動作時に使用するシステムクロックおよびシフト動作をさせる時に使用するスキャン専用クロックの２種類のクロックを設け、シフトレジスタ構成のスキャン用フリップフロップに供給するクロックとしては、シフト専用クロックおよびシステムクロックの論理和をとって供給する。
【００３８】例えば、スキャン専用クロックをロウレベルに設定した状態で、システムクロックを供給すると、ＯＲ回路７の出力には一義的にシステムクロックが出力されるので、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎおよび非スキャン用フリップフロップＦ１１，１２，……，１ｍは共にシステムクロックが供給され、同一クロック動作をする。したがって、それぞれのフリップフロップにはこの半導体集積回路の所定の動作にしたがって転送されるデータが設定される。
【００３９】一方、動作説明用のタイミングチャートを示した図４を併せて参照すると、パーシャルスキャンテスト時に、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎにスキャン用のデータを設定するには、スキャンイン入力端子３１からスキャンインデータＡ，Ｂ，Ｃ，……，を供給し、シフト専用クロック入力端子３２からはシフト専用クロックを供給することによって、シフト動作をさせる。
【００４０】例えば右シフトの場合、スキャンイン入力端子３１から供給されたスキャンインデータＡ，Ｂ，Ｃ，……，はシフト専用クロック毎に順次右シフトされｎ個目のクロック期間を経過後にはスキャン用フリップフロップＳＣ−ＦＦｎの出力端Ｑにはｎ回右シフトされたデータＡ，Ｂ，Ｃ，……，が出力されてくる。
【００４１】この時、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍにはシステムクロックが供給されていないか、またはこの期間はシステムクロックはロウレベル一定にするので、これらの非スキャン用フリップフロップのクロック入力端子はロウレベル一定に維持され、データ入力端Ｄの入力レベルが変化しても保持内容Ｐ，Ｑ，……，は変化せず、したがって、半導体集積回路の状態はスキャンパス動作の影響を受けることがない。
【００４２】パーシャルスキャンテスト時に、スキャン用フリップフロップＳＣ−ＦＦ１，２，……，ｎからスキャン用のデータを読み出す場合には、シフト専用クロック入力端子３２からはシフト専用クロックを供給することによって、シフト動作をさせながらスキャンアウト出力端子６１から先のシフト動作で設定されたスキャンインデータＡ，Ｂ，Ｃ，……，を順次読み出す。
【００４３】この時も、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍにはシステムクロックが供給されていないので、これらの非スキャン用フリップフロップのクロック入力端子はロウレベル一定に維持されたままであり、非スキャン用フリップフロップＦＦ１１，１２，……，１ｍからの読み出し動作によってデータ入力端Ｄの入力レベルが変化しても保持内容Ｐ，Ｑ，……，は変化せず、したがって、半導体集積回路の状態はスキャンパス動作の影響を受けることがない。
【００４４】なお、上述した実施の形態においては、ＯＲ回路を用いた例で説明したが、その出力信号の論理が同じであれば他の論理回路であってもよいし、外部からの供給を遮断してもよい。
【００４５】また、通常動作時とスキャンパス動作時とのクロック速度を異ならせる、すなわち、スキャンパス動作時のクロック速度を高速にしてテスト動作の効率を上げるができる。
【００４６】さらに、スキャン用および非スキャン用フリップフロップを含む論理回路中の信号伝達がクリティカルな個所にスキャンパス回路が入ると、回路の動作上のパフォーマンスが低下したが、本発明の半導体集積回路では非スキャン用フリップフロップのクロック信号経路には、信号遅延を起こす原因となる回路が全くないので、クリティカル個所に対する信号遅延対策の回路構成にする必要もなく、従来のスキャンパステスト回路よりもさらに高速なクロックが使用できる。
【００４７】
【発明の効果】以上説明したように、本発明の半導体集積回路は、複数のフリップフロップ回路を従属接続してシフトレジスタ動作をさせることによってパーシャルスキャンパステストを行う半導体集積回路であって、通常動作時に使用するシステムクロックおよびスキャンパステストでシフト動作をさせる時に使用するシフト専用クロックの２種類のクロックを設け、シフトレジスタ構成のスキャン用フリップフロップに供給するクロックとしては、シフト専用クロックおよびシステムクロックの論理和をとって供給する手段を備えるので、通常動作時には全ての非スキャン用フリップフロップおよびスキャン用フリップフロップを動作させ、スキャンパステスト時にはシフトレジスタ構成に接続されるスキャン用フリップフロップのみを動作させることが出来、テスト効率のよい半導体集積回路を得ることが出来る。
【００４８】また、従来は、回路中の信号伝達がクリティカルな個所にスキャンパス回路が入ると、回路の動作上のパフォーマンスが低下したが、本発明の半導体集積回路では非スキャン用フリップフロップのクロック信号経路には、信号遅延を起こす原因となる回路が全くないので、信号遅延対策の回路構成にする必要もなく、従来のスキャンパステスト回路よりもさらに高速なクロックが使用できる信頼性の向上した半導体集積回路が得られる。
【出願人】 【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【出願日】 平成９年（１９９７）７月３日
【代理人】 【弁理士】
【氏名又は名称】京本 直樹 （外２名）
【公開番号】 特開平１１−２３６６５
【公開日】 平成１１年（１９９９）１月２９日
【出願番号】 特願平９−１７８４３５