スキャン試験回路

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【発明の名称】	スキャン試験回路
【発明者】	【氏名】小川忠彦
【要約】	【課題】パストランジスタ論理構成の大規模論理回路網に適用して、試験効率の更なる向上を図るとともに、試験専用の追加回路を最小限に抑制する。【解決手段】パストランジスタ論理回路演算器２０２の後段へ直列に接続された増幅器２０１にスキャン試験用補完回路２０３を付加することにより、スキャン試験回路であるシフトレジスタと同等の機能を有するシフトレジスタラッチ２０４を構成する。シフトレジスタラッチ２０４は、外部から入力したスキャン入力シフト信号を組み合わせ論理回路２Ｓの出力端子信号として出力し、パストランジスタ論理回路演算器２０２の出力端子信号をスキャン出力シフト信号として外部へ出力する試験動作をスキャン制御信号により行なう。

【特許請求の範囲】
【請求項１】パストランジスタ論理回路からなる複数の組み合わせ論理回路を構成要素の一部とする論理集積回路に対して、スキャン試験手法により試験動作を行なうスキャン試験回路において、前記組み合わせ論理回路の構成要素であるパストランジスタ論理回路演算器の後段へ直列に接続された同じく構成要素である増幅器にスキャン試験用補完回路を付加することにより、スキャン試験回路であるシフトレジスタの構成回路と同等の機能を有するシフトレジスタラッチを構成し、このシフトレジスタラッチを前記シフトレジスタの一部としてスキャンシフト経路ヘ直列に追加接続し、前記シフトレジスタラッチは、外部から入力したスキャン入力シフト信号を前記組み合わせ論理回路の出力端子信号として出力し、前記パストランジスタ論理回路演算器の出力端子信号をスキャン出力シフト信号として外部へ出力する試験動作をスキャン制御信号により行なうことを特徴とするスキャン試験回路。
【請求項２】外部から入力するスキャン入力シフト信号を取り込む第一の前記シフトレジスタラッチと、この第一のシフトレジスタラッチから出力されるスキャン出力シフト信号をスキャンシフト経路を介してスキャン入力シフト信号として取り込み外部へスキャン出力シフト信号として出力する第二の前記シフトレジスタラッチとを備え、当該第一及び第二のシフトレジスタラッチの各々のラッチ機能を制御するスキャン制御信号として、前記第一及び第二のシフトレジスタラッチの各々のスルー状態が重複せずにシフト動作するタイミングを有する二個のスキャン制御信号によりスキャン試験を行なうことを特徴とする請求項１記載のスキャン試験回路。
【請求項３】前記パストランジスタ論理回路演算器が論理和演算回路又は論理積演算回路である請求項１又は２記載のスキャン試験回路。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、スキャン試験回路に関し、特にパストランジスタ論理の構成による論理回路網に適用して試験効率の更なる向上を図るに好適なスキャン試験回路に関する。
【０００２】
【従来の技術】従来この種のスキャン試験回路は、たとえば「１９８３年１月、プロシーディンクス・オブ・ディ・アイ・イー・イー・イー、第７１巻、第１号、第９８～１１２ページ、ティー．ダブリュ．ウィリアムズ及びケー．ピー．パーカー著、『デザインフォーテスタビリティ－アサーベイ』（Ｔ．Ｗ．ＷＩＬＬＩＡＭＳＡＮＤＫ．Ｐ．ＰＡＲＫＥＲ，“ＤＥＳＩＧＮＦＯＲＴＥＳＴＡＢＩＬＩＴＹ－ＡＳＵＲＶＥＹ，”ＰＲＯＣＥＥＤＩＮＧＳＯＦＴＨＥＩＥＥＥ，ＶＯＬ．７１，ＮＯ．１，ｐｐ．９８－１１２，ＪＡＮＵＡＲＹ１９８３）」（以下、「技術文献１」と略記する。）に示されるように、大規模かつ任意な組み合わせ回路と順序回路を含む原論理集積回路に対して容易かつ効率的に試験する手法として導入されている。
【０００３】このスキャン試験構成法では、原論理集積回路の内部に本来ある順序回路を仮想の外部端子とみなせるので、本原論理集積回路を実質的に組み合わせ回路として、すなわち順序回路とは異なり入力信号に対して出力信号が一義的に決定される回路として取り扱えるために試験が容易になる。また、スキャン試験構成法においては原論理集積回路の内部に本来ある順序回路の構造を、外部から直接アクセスできるように改造すると共に、これら改造された順序回路を外部から直接アクセスするための経路を追加して達成される。
【０００４】図８は、原論理回路に対して従来のスキャン試験回路を施した回路全体を示す回路構成図である。
【０００５】原論理回路１の全体は、大きく二種類の回路から構成され、すなわち、単位の組み合わせ論理回路２から構成される組み合わせ論理回路網１０１と、順序回路網１０２とから構成される。順序回路網１０２は、原論理回路１に本来ある順序回路に対して外部から直接アクセスできるように改造されたスキャン試験回路付き順序回路を直列に接続することによって実現されている。通常動作モードでの順序回路網１０２は、スキャン制御信号端子１１３により本来あるが如く、組み合わせ論理回路網１０１からの入力信号１２４を入力しかつ出力信号１２３を組み合わせ論理回路網１０１へ出力できる。試験動作モードでの順序回路網１０２は、スキャン制御信号端子１１３によりスキャン入力信号端子１１１及びスキャン出力信号１１２を有するシフトレジスタ１０２ａとして機能させることができ、構成要素である各々単位の順序回路の内部状態をスキャン入力信号１１１を介して任意に設定、制御しかつスキャン出力信号端子１１２を介して各々の順序回路の内部状態を読み出し、観察することができる。
【０００６】上記のスキャン試験回路の構成において、スキャン試験は次の三段階を経て実行される。■．原入力信号１２１に試験パターンを設定しかつスキャン入力信号１１１を介してシフトレジスタ１０２ａに試験パターンを設定するスキャンインの段階。■．シフトレジスタ１０２ａに格納された試験パタンが組み合わせ回路への入力信号１２３として、原入力信号１２１と共に組み合わせ論理回路網１０１に入力され、一義的に決定された出力信号１２４を試験結果パタンとしてシフトレジスタ１０２ａに取り込む捕獲の段階。■．シフトレジスタ１０２ａに格納された試験結果パタンをスキャン出力信号端子１１２を介して読み出すスキャンアウトの段階。
【０００７】他方、従来この種のパストランジスタ論埋は、たとえば特開平７－１６８８７４号公報（以下、「特許公報１」と略記する。）や「１９９６年６月、アイ・イー・イー・イー．ジャーナル・オブ・ソリッド・ステート・サーキッツ、第３１巻、第６号、第７９２～８０３ページ、カズオ．ヤノ、ヤズヒコ．ササキ、クニヒト．リキノ及びコウイチ．セキ著、『トップ・ダウン・パストランジスタ・ロジック・デザイン』（ＫＡＺＵＯ．ＹＡＮＯ，ＹＡＳＵＨＩＫＯ．ＳＡＳＡＫＩ，ＫＵＮＩＨＩＴＯ．ＲＩＫＩＮＯ，ＫＯＩＣＨＩ．ＳＥＫＩ，“ＴＯＰ－ＤＯＷＮＰＡＳＳ－ＴＲＡＮＳＩＳＴＯＲＬＯＧＩＣＤＥＳＩＧＮ，”ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ－ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．６，ｐｐ．７９２－８０３，ＪＵＮＥ１９９６）」（以下、「技術文献２」と略記する。）に示されるように高速で低消費電力な回路であることが知られ、かつ大規模な任意の論理機能に対してパストランジスタを効率的に用いた回路構成法が示されている。
【０００８】図９は、図８における組み合わせ論理回路網１０１を構成する単位の組み合わせ論理回路２を示すブロック図である。
【０００９】パストランジスタ論理演算器２０２はパストランジスタ構成の回路網によって入力信号２２１に対して種々の論理演算を行なって結果の出力信号２２３を出力する。この出力信号２２３を入力された増幅器２０１は、次段のパストランジスタ論理演算器２０２のための入力信号２２１を生成し、出力信号２２２として出力する。
【００１０】パストランジスタ論理用の増幅器２０１は、次の五つの機能を有している。■．パストランジスタ論理演算器２０２が原理的に信号の双方向性を有しており、信号の逆戻りを回避するためのアイソレーション機能。■．Ｎ型又はＰ型の単一種類のＭＯＳトランジスタにより構成されるパストランジスタが電源電圧のフルスイング信号を伝播できず、トランジスタのしきい値電圧だけ縮小した信号振幅を持ち、さらに基板バイアス効果により電圧降下した信号振幅を電源電圧のフルスイング信号に拡張するエクスパンド機能。■．パストランジスタ論理演算器２０２がパストランジスタを直列に多段に接続した場合にも十分に信号を駆動するドライビング機能。■．所望の信号伝描の遅延時間を達成するために多段に直列接続されたパストランジスタを適当な段数で増幅器の挿入を行い信号波形を整形させるリピータ機能。■．第五にパストランジスタの論埋演算に必要な差動信号を生成する差動信号生成機能。
【００１１】図１０は、従来のパストランジスタ論理構成の組み合わせ論理回路を示す具体的な回路図である（技術文献２）。
【００１２】図１０において、二点鎖線により囲まれた回路ブロック及び回路ブロックの入出力信号は図９に示した単位の組み合わせ論理回路２と同一構成要素から成り立っており、図１０内の構成要素に記された符号は図９の構成要素に記した符号の末尾に文字Ｍを付加した符号としている。パストランジスタ論理演算器２０２Ｍは、Ｎ型ＭＯＳトランジスタＴ１Ｍ～Ｔ６Ｍにより構成され入力データ信号Ａ，Ｂ，Ｃ及び反転入力データ信号＊Ａ，＊Ｂ，＊Ｃを入力とする全加算器の和演算回路を構成し、演算結果である出力データ信号ＮＳは増幅器２０１Ｍを介して出力データ信号Ｓ及び反転出力データ信号＊Ｓを出力する。ちなみに、上記の全加算器の和演算は、｛ＮＳ｝＝｛Ａ｝・｛＊Ｂ｝・｛＊Ｃ｝＋｛＊Ａ｝・｛Ｂ｝・｛＊Ｃ｝＋｛＊Ａ｝・｛＊Ｂ｝・｛Ｃ｝＋｛Ａ｝・｛Ｂ｝・｛Ｃ｝、｛Ｓ｝＝｛ＮＳ｝、及び｛＊Ｓ｝＝～｛ＮＳ｝となる（ここで、記号“～”は否定演算を表す）。
【００１３】パストランジスタ論理演算器２０２ＭはＮ型ＭＯＳトランジスタで構成されるためにパストランジスタ論埋回路網からのシングル・エンド型出力信号２２３Ｍに伝播した“１”信号は、高電位電源ＶＤＤの電位までは充電されずＮ型ＭＯＳトランジスタのしきい値だけ降下する。そこで、インバータＶ１Ｍ及びＰ型ＭＯＳトランジスタＰ１Ｍを介したフィードバック回路により出力信号２２３Ｍの振幅をフルスイング化し、上記した如く増幅器２０１Ｍの第二の機能を実現する。同様に、増幅器２０１Ｍの第一及び第三～第五の機能はインバータＶ１Ｍ及びＶ２Ｍにより達成される。
【００１４】図１１は、他の従来のパストランジスタ論埋構成の組み合わせ論理回路を示す具体的な回路図であり、「１９８９年、シー．アイ・シー・シー、第１０．４．１～１０．４．４ページ、カズオ．ヤノ著、『ア３．８ｎｓシーモス１６×１６マルチプライアー・ユージング・コンプリメンタリー・パストランジスタ・ロジック』（ＫＡＺＵＯ．ＹＡＮＯ，ｅｔａｌ，“Ａ３．８ｎｓＣＭＯＳＭＵＬＴＩＰＬＩＥＲＵＳＩＮＧＣＯＭＰＬＥＭＥＮＴＡＲＹＰＡＳＳ－ＴＲＡＮＳＩＳＴＯＲＬＯＧＩＣ，”ＣＩＣＣ，ｐｐ．１０．４．１～１０．４．４，１９８９）」（以下、「技術文献３」と略記する。）に示されている。
【００１５】図１１において、二点鎖線により囲まれた回路ブロック及び回路ブロックの入出力信号は図９に示した単位の組み合わせ論理回路２と同一構成要素から成り立っており、図１１内の構成要素に記された符号は図９の構成要素に記した符号の末尾に文字Ｄを付加した符号としている。
【００１６】パストランジスタ論理演算器２０２Ｄは、Ｎ型ＭＯＳトランジスタＴ１Ｄ～Ｔ４Ｄにより構成され入力データ信号Ｘ，Ｙ及び反転入力データ信号＊Ｘ，＊Ｙを入力とする論理積演算回路を構成し、演算結果である出力データ信号ＮＺ及び反転出力データ信号＊ＮＺは増幅器回路２０１Ｄを介して反転出力データ信号＊Ｚ及び出力データ信号Ｚの各々を出力する。ちなみに、上記の論理積は、｛ＮＺ｝＝｛Ｘ｝・｛Ｙ｝＋、｛＊ＮＺ｝＝～［｛Ｘ｝・｛Ｙ｝］＋、｛Ｚ｝＝｛ＮＺ｝＝～｛＊ＮＺ｝、及び｛＊Ｚ｝＝｛＊ＮＺ｝＝～｛ＮＺ｝となる（ここで、記号“～”は否定演算を表す）。
【００１７】ここで、パストランジスタ論理演算器２０２ＤはＮ型ＭＯＳトランジスタで構成されるために、パストランジスタ論理回路網からのディファレンシャル・エンド型出力信号２２３Ｄに伝播した“１”信号は、高電位電源ＶＤＤの電位までは充電されずＮ型ＭＯＳトランジスタのしきい値だけ降下する。そこで、Ｐ型ＭＯＳトランジスタＰ１Ｄ，Ｐ２Ｄを介したフィードバック回路により出力信号２２３Ｄの振幅をフルスイング化し、上記した如く増幅器２０１Ｄの第二の機能を実現する。同様に増幅器２０１Ｄの第一及び第三～第五の機能はインバータＶ１Ｄ，Ｖ２Ｄにより達成される。
【００１８】
【発明が解決しようとする課題】従来のスキャン試験構成法においては、原論理集積回路の内部に本来ある順序回路を外部から直接アクセスできるように改造すると共にこれらスキャン試験回路付き順序回路を外部から直接アクセスするための経路を追加することにより、本来ある順序回路を仮想の外部端子とみなすことができる。そのために、原論理集積回路内部において試験のために制御及び観測できる試験節点は、これら本来ある順序回路の入出力節点に限られる。したがって、スキャン試験構成法において原論理集積論理回路を構成する組み合わせ論理回路網だけを独立し、かつ組み合わせ論理であるがゆえに一義的に容易に試験できる。しかしながら、論理集積回路の論理素子数がますます巨大化かつ複雑化している現在では、仮想の外部端子とみなせる順序回路の素子数だけでは、外部から直接的に制御及び観測できる接点数としては不十分であるという問題点があった。
【００１９】他方、これらスキャン試験回路は、セミカスタム分野の論理集積回路にとって好適な試験方法として知られている。セミカスタム論理集積回路は、第一としてランダム論理が中心であり、第二として見本用サンプルよりは製造量が多いがフルカスタム論理集積回路ほどの生産量には至らないため特に設計期間の短縮が要求され、第三として同様の理由からコスト低減も要求される。したがって、セミカスタム論理集積回路に望まれる試験回路としては、上記第一の理由から汎用性が高く、同第二の理由から試験パタンの生成を省力化でき、同第三の理由から試験専用回路の追加を最小限に抑制できることが要求され、これら観点からスキャン試験手法は合致する試験方法として広く認識されている（技術文献１）。さらに、近年では高速で低消費電力なパストランジスタ論理回路をフルカスタム論理集積回路だけではなく、大規模なセミカスタム論理集積回路にも適用する試みがなされている（技術文献２及び特許公報１）。
【００２０】しかしながら、パストランジスタ論理の構成になる大規模なセミカスタム論理集積回路に利用して、より好適なスキャン試験手法についてはこれまでは特になく、高々例えば特開平４－１２７０７４号公報（以下、「特許公報２」と略記する。）に示されるようにマイクロプロセッサやマイクロコントローラなどのフルカスタム論理集積回路に適用し、冗長に構成されたパストランジスタ論理を試験する、スキャン試験方法以外の方法が知られる程度である。
【００２１】
【発明の目的】したがって、本発明の第一の目的は、パストランジスタ論理の構成による大規模な論理回路網に好適なスキャン試験回路を提供することにある。また本発明の第二の目的は、パストランジスタ論理構成の大規模論理回路網に適用して試験効率の更なる向上を図れるスキャン試験回路を提供することである。さらに本発明の第三の目的は、パストランジスタ論理構成の大規模論理回路網に適用して試験専用の追加回路を最小限に抑制できるスキャン試験回路を提供することである。
【００２２】
【課題を解決するための手段】第一の発明は、複数のパストランジスタ論理回路を構成要素の一部とする任意の論理集積回路（図１の１Ｓ）をスキャン試験手法により試験動作を行なう論理回路において、任意のパストランジスタ論理の単位回路（図１及び図２の２Ｓ）の構成要素であるパストランジスタ論理回路演算器（図２の２０２）の後段へ直列に接続された他の構成要素である増幅器（図２の２０１）にスキャン試験用補完回路（図２の２０３）を付加し、スキャン試験回路であるシフトレジスタ（図２の１０２）の構成回路と同等の機能を有するシフトレジスクラッチ（図２の２０４）を構成し、該スキャン試験回路のシフトレジスタ（図２の１０２）の一部としてスキャンシフト経路（図１の１３０）ヘ直列に追加接続し、外部から入力したスキャン入力シフト信号（図２の２１１）を該パストランジスタ論理回路（図１及び図２の２Ｓ）の出力端子信号（図２の２２２）へ出力し、また該パストランジスタ論理回路（図２の２Ｓ）の構成要素であるパストランジスタ論理回路演算器（図２の２０２）の出力端子信号（図２の２２３）をスキャン出力シフト信号（図２の２１２）として外部へ出力する試験動作をスキャン制御信号（図２の２１３）により行なうスキャン試験用のシフトレジスクラッチ（図２の２０４）を構成することを特徴とするパストランジスタ論理回路に好適なスキャン試験回路である。
【００２３】第一の発明では、複数のパストランジスタ論埋による組み合わせ論理回路網の構成要素である任意のパストランジスタ論理の単位回路を構成する増幅器をスキャン試験回路の一部として共有化し、スキャン試験用補完回路と共にシフトレジスクラッチを構成することにより、試験専用の追加回路を最小限に抑制できる。
【００２４】また、任意のパストランジスタ論理の単位回路をスキャン試験回路用シフトレジスクラッチに改造でき、すなわち組み合わせ論理回路網の内部の任意かつ複数の接点をスキャン試験のために制御及び観測できる試験節点として外部からアクセスできる。
【００２５】第二の発明は、外部から入力するスキャン入力シフト信号（図６の第一の２１１Ｍ）を取り込む上記の第一の発明による第一のシフトレジスクラッチ（図６の第一の２０４Ｍ）と、該第一のシフトレジスクラッチ（図６の第一の２０４Ｍ）から出力するスキャン出力シフト信号（図６の第一の２１２Ｍ）をスキャンシフト経路（図６の第一の１３０）を介してスキャン入力シフト信号（図６の第二の２１１Ｍ）として取り込み、また外部ヘスキャン出力シフト信号として出力する上記の第一の発明による第二のシフトレジスクラッチ（図６の第二の２０４Ｍ）とから構成し、上記第一のシフトレジスクラッチ（図６の第一の２０４Ｍ）及び第二のシフトレジスクラッチ（図６の第二の２０４Ｍ）の各々のラッチ機能を制御するスキャン制御信号（図６のＳＣＫＸ及びＳＣＫＹ）において、第一及び第二のシフトレジスクラッチの各々のスルー状態が重複せずにシフト動作するタイミングを有する該二個のスキャン制御信号によりスキャン試験を行なうことを特徴とするスキャン試験回路である。
【００２６】第二の発明では、スキャン試験モードにおいて第一及び第二のシフトレジスクラッチとがスルー状態が重複せずにシフト動作するタイミングを有する二個のスキャン制御信号である、二個のスキャンクロック信号により動作させるためにスキャン入力シフト信号の入力端子からスキャン出力シフト信号の出力端子までの経路をスキャンシフト信号がすり抜ける、いわゆるメタステーブル状態を回避かつ防止することができる。
【００２７】
【発明の実施の形態】図１は、本発明に係るスキャン試験回路を施した全体回路を示す回路構成図である。図２は、図１中に示されるスキャン試験回路を具備したパストランジスタ論理構成の組み合わせ論理回路の一部（図１の２Ｓ）を更に詳細に示した回路構成図である。
【００２８】図１において、原論理回路１Ｓの全体は大きく二種類、すなわち組み合わせ論理回路網１０１Ｓと順序回路網１０２とから構成される。ここで組み合わせ論理回路網１０１Ｓは、本来ある単位の組み合わせ論理回路２と、新規な単位の組み合わせ論理回路２Ｓとから構成される。組み合わせ論理回路２Ｓは、図２に示されるように、本来ある任意な単位のパストランジスタ論理の組み合わせ論理回路２に対してその構成要素である増幅器２０１をスキャン試験回路の一部として共有化し、スキャン入力シフト信号２１１の入力端子やスキャン出力シフト信号２１２、及び通常動作モードとスキャン試験動作モードとを切り替え制御し、またスキャンシフト動作を制御するスキャン制御信号２１３の入力端子を有する、スキャン試験用補完回路２０３を付加することによりシフトレジスタラッチ２０４の機能を併せて具備する。
【００２９】順序回路網１０２は、従来技術でも説明したように原論理回路１Ｓに本来ある順序回路に対して外部から直接アクセスできるように改造されたスキャン試験回路付き順序回路を直列に接続することによって実現され、さらに上述の組み合わせ論埋回路２Ｓの構成要素であるスキャン試験用のシフトレジスタラッチ２０４をもスキャンシフト経路１３０上の任意の節点に直列に挿入する構成を採る。
【００３０】そこで、スキャン制御信号端子１１３へ入力する信号を制御することにより通常動作モードにおいて、本来ある順序回路により構成されるシフトレジスタ１０２ａは組み合わせ論理回路網１０１Ｓからの入力信号１２４を入力しかつ出力信号１２３を組み合わせ論理回路網１０１Ｓへ出力する通常の本来ある順序回路として機能し、他方複数の組み合わせ論理回路２Ｓの構成要素であるシフトレジスタラッチ２０４はパストランジスタ論理演算器２０２からの出力信号２２３を従来技術で述べた如き機能を有する増幅器２０１を介して出力信号２２２を出力する本来ある組み合わせ回路として機能する。
【００３１】さらに、スキャン制御信号端子１１３により試験動作モードに設定した場合には、スキャン入力信号端子１１１及びスキャン出力信号１１２を有するスキャン試験用のシフトレジスタとしてスキャン制御信号端子１１３により、シフトレジスタ１０２ａ及び複数のシフトレジスタラッチ２０４に対してシフト動作の機能を図ることができるために、構成要素である各々単位回路の内部状態をスキャン入力信号１１１を介して任意に設定、制御しかつスキャン出力信号端子１１２を介して各々の単位回路の内部状態を読み出し、観察することができる。
【００３２】なお、図１のシフトレジスタラッチ２０４は、スキャンシフト経路１３０上の最後尾に直列に接続されているが、シフトレジスタ１０２ａを構成する個別の順序回路の間に直列に挿入しても本スキャン試験の目的を達成できる。
【００３３】図１及び図２の回路における一連のスキャン試験の動作及び方法を以下に述べる。
【００３４】以下の三段階になる一連のスキャン試験動作は、スキャン制御信号端子１１３を介してシフトレジスタ１０２ａ及び複数のシフトレジスタラッチ２０４の各々に印加されるスキャン制御信号によって実行される。■．原入力信号１２１に試験パターンを設定し、かつスキャン入力信号１１１を介してシフトレジスタ１０２ａ及びシフトレジスタラッチ２０４に試験パターンを設定するスキャンインの段階。■．原入力信号１２１と共に、シフトレジスタ１０２ａに格納された試験パタンが組み合わせ回路への入力信号１２３として組み合わせ論埋回路網１０１Ｓに印加され、同様に複数のシフトレジスタラッチ２０４に格納された試験パタンが組み合わせ論理回路２Ｓの出力信号２２２として、また組み合わせ回路への入力信号として、組み合わせ論埋回路網１０１Ｓに印加される。この結果、組み合わせ論埋回路網１０１Ｓにより一義的に決定された出力信号１２４を試験結果パタンとしてシフトレジスタ１０２ａに取り込み、同様に組み合わせ論埋回路網１０１Ｓにより一義的に決定された出力信号である組み合わせ論理回路２Ｓの入力信号２２１がパストランジスタ論埋演算器２０２を介して出力する信号２２３を試験結果パタンとして復数のシフトレジスタラッチ２０４に取り込む捕獲の段階。■．シフトレジスタ１０２ａ及び複数のシフトレジスタラッチ２０４に格納された試験結果パタンを、スキャン出力信号端子１１２を介して読み出すスキャンアウトの段階。
【００３５】
【第１実施例】図３は、本発明に係るパストランジスタ論理構成の組み合わせ論理回路に好適なスキャン試験回路の第１実施例を示す具体的な回路図である。
【００３６】図３は、図１０に示した従来のパストランジスタ論理構成の組み合わせ論理回路（技術文献２）において、本発明になる好適なスキャン試験回路を具備するパストランジスタ論理回路の具体的な回路図である。したがって図３のスキャン試験回路付きの単位の組み合わせ論理回路２ＳＭ内の二点鎖線により囲まれた回路ブロック及びこの回路ブロックの入出力信号において、図１０に示した単位の組み合わせ論理回路２Ｍと同一構成要素に対しては同一の符号としている。そこで、図１０に対してスキャン試験回路のために付加された回路を中心に構成を説明する。
【００３７】パストランジスタ論理演算器２０２Ｍの演算結果であり、シングル・エンド型出力信号２２３Ｍでもある出力データ信号ＮＳを、スキャンモード信号ＳＭＤによりゲート制御されるＮ型トランジスタＮ１Ｍを介して増幅器２０１Ｍの入力にバス線として接続し、さらにスキャン入力シフト信号ＳＩＮを、一方スキャンクロック信号ＳＣＫＡによりゲート制御されるＮ型トランジスタＮ２Ｍを介して同様に増幅器２０１Ｍの入力バス線に接続し、また増幅器２０１Ｍの出力信号Ｓを直にスキャン出力シフト信号ＳＯＵＴとすると共に、他方スキャンクロック信号ＳＣＫＢによりゲート制御されるＮ型トランジスタＮ３Ｍを介して同様に増幅器２０１Ｍの入力バス線に接続する構成である。
【００３８】図４は、図３に示された第１実施例のスキャン試験回路の動作を説明する真理値表である。
【００３９】この真理値表の第一の論理状態、すなわち両スキャンクロック信号ＳＣＫＡ＝ＳＣＫＢ＝“０”、スキャンモード信号ＳＭＤ＝“１”において、Ｎ型トランジスタＮ２Ｍ，Ｎ３Ｍはオフ状態にありスキャン入力シフト信号ＳＩＮが組み合わせ論理回路２ＳＭに対して影響を及ぼすことはなく、他方Ｎ型トランジスタＮ１Ｍはオン状態にあるためにパストランジスタ論理演算器２０２Ｍの出力データ信号ＮＳはパストランジスタ論理増幅器２０１Ｍを介して出力データ信号Ｓ及び反転出力データ信号＊Ｓを出力するために設計者が当初原論理集積回路１Ｓとして設計を行なった本来ある論理機能、すなわち通常モードの状態にある。
【００４０】この真理値表の第二及び第三の論理状態では、スキャンモード信号ＳＭＤ＝“０”でありＮ型トランジスタＮ１Ｍはオフ状態にあるために、上記の第一の論理状態とは反対にパストランジスタ論理演算器２０２Ｍの出力データ信号ＮＳが増幅器２０１Ｍに対して影響を及ぼすことのないスキャン試験モードの状態にある。特に第二の論理状態ではＮ型トランジスタＮ２Ｍがオフ状態がつＮ型トランジスタＮ３Ｍがオン状態にあり、インバータＶ１Ｍ，Ｖ２Ｍとでオン状態のＮ型トランジスタＮ３Ｍを介して双安定回路を構成し、いわゆるラッチ回路におけるラッチ状態であってスキャン出力シフト信号ＳＯＵＴとしてはこの双安定回路に記憶保持された情報が出力される。
【００４１】他方、第三の論埋状態ではＮ型トランジスタＮ３Ｍがオフ状態かつＮ型トランジスタＮ２Ｍがオン状態にあり、スキャン入力シフト信号ＳＩＮがオン状態のＮ型トランジスタＮ２ＭとインバータＶ１Ｍ，Ｖ２Ｍを通過しスキャン出力シフト信号ＳＯＵＴへ直接に出力される、いわゆるラッチ回路におけるスルー状態である。
【００４２】そこで、上記第一の論理状態から第二の論理状態に遷移させると、直前のパストランジスタ論理演算器２０２Ｍの出力データ信号ＮＳがこの双安定回路に記憶保持されてスキャン出力シフト信号ＳＯＵＴとして出力され、次段のシフトレジスタラッチに送出され、また第三の論理状態から第二の論理状態に遷移させると、直前のスキャン入力シフト信号ＳＩＮが該双安定回路に記憶保持されてスキャン出力シフト信号ＳＯＵＴとして出力され、次段のシフトレジスタラッチに送出され、前述の従来技術にも示した一連のスキャン試験を実行することができる。
【００４３】
【第２実施例】図５は、本発明に係るパストランジスタ論理構成の組み合わせ論理回路に好適なスキャン試験回路の第２実施例を示す具体的な回路図である。
【００４４】図５は、図１１に示した従来のパストランジスタ論理構成の組み合わせ論理回路（技術文献３）において、本発明になる好適なスキャン試験回路を具備するパストランジスタ論理回路の具体的な回路図である。したがって図５のスキャン試験回路付きの単位の組み合わせ論理回路２ＳＤ内の二点鎖線により囲まれた回路ブロック及びこの回路ブロックの入出力信号において、図１１に示した単位の組み合わせ論理回路２Ｄと同一構成要素に対しては同一の符号としている。
【００４５】そこで図１１に対してスキャン試験回路のために付加された回路を中心に構成を説明する。パストランジスタ論理演算器２０２Ｄの演算結果であり、ディファレンシャル・エンド型出力信号２２３Ｄでもある出力データ信号ＮＺ及び反転出力データ信号＊ＮＺを、スキャンモード信号ＳＭＤによりゲート制御されるＮ型トランジスタＮ２Ｄ，Ｎ１Ｄ各々を介してパストランジスタ論埋増幅器２０１Ｄの入力にバス線として接続し、さらにスキャン入力シフト信号ＳＩＮを一方スキャンクロック信号ＳＣＫＡによりゲート制御されるＮ型トランジスタＮ３Ｄを介して同様にＮ型トランジスタＮ２Ｄのソース電極に接続し、またパストランジスタ論理増幅器２０１Ｄの出力データ信号Ｚを直にスキャン出力シフト信号ＳＯＵＴとすると共に、他方スキャンクロック信号ＳＣＫＢによりゲート制御されるＮ型トランジスタＮ４Ｄを介して同様にＮ型トランジスタＮ２Ｄのソース電極に接続し、さらにパストランジスタ論理増幅器２０１Ｄの反転出力データ信号＊Ｚをスキャンモード信号ＳＭＤによりゲート制御されるＰ型トランジスタＰ３Ｄを介してＮ型トランジスタＮ１Ｄのソース電極に接続する構成である。
【００４６】図４は、図５に示された第２実施例のスキャン試験回路の動作を説明する真理表である。
【００４７】この真理値表の第一の論理状態、すなわち両スキャンクロック信号ＳＣＫＡ＝ＳＣＫＢ＝“０”、スキャンモード信号ＳＭＤ＝“１”において、Ｎ型トランジスタＮ３Ｄ，Ｎ４ＤとＰ型トランジスタＰ３Ｄはオフ状態にありスキャン入力シフト信号ＳＩＮが組み合わせ論理回路２ＳＤに対して影響を及ぼすことはなく、また反転出力データ信号＊ＺがＰ型トランジスタＰ３Ｄを介して出力反転データ信号＊ＮＺの節点と非接続状態にあって信号の逆戻り経路を切断できる。他方、Ｎ型トランジスタＮ１Ｄ，Ｎ２Ｄはオン状態にあるためにパストランジスタ論理演算器２０２Ｄの出力データ信号ＮＺ及び反転出力データ信号＊ＮＺはパストランジスタ論理増幅器２０１Ｄを介して反転出力データ信号＊Ｚ及び出力データ信号Ｚを出力するために設計者が当初原論理集積回路１Ｓとして設計を行なった本来ある論理機能、すなわち通常モードの状態にある。
【００４８】この真理値表の第二及び第三の論理状態では、スキャンモード信号ＳＭＤ＝“０”でありＮ型トランジスタＮ１Ｄ，Ｎ２Ｄはオフ状態にあるために、上記の第一の論理状態とは反対にパストランジスタ論理演算器２０２Ｄの出力データ信号Ｚ及び反転出力データ信号＊ＮＺがパストランジスタ論埋増幅器２０１Ｄに対して影響を及ぼすことのないスキャン試験モードの状態にある。
【００４９】特に第二の論理状態ではＮ型トランジスタＮ３Ｄがオフ状態かつＮ型トランジスタＮ３Ｍがオン状態、もちろんＰ型トランジスタＰ３Ｄもオン状態にあり、インバータＶ１Ｄ，Ｖ２Ｄでオン状態のＮ型トランジスタＮ３ＭとＰ型トランジスタＰ３Ｄを介して双安定回路を構成し、いわゆるラッチ回路におけるラッチ状態であってスキャン出力シフト信号ＳＯＵＴとしては該双安定回路に記憶保持された情報が出力される。
【００５０】他方、第三の論理状態ではＮ型トランジスタＮ４Ｄがオフ状態かつＮ型トランジスタＮ３Ｄがオン状態にあり、スキャン入力シフト信号ＳＩＮがオン状態のＮ型トランジスタＮ３Ｄ、インバータＶ２Ｄ、オン状態のＰ型トランジスタＰ３Ｄ、及びインバータＶ１Ｄを通過しスキャン出力シフト信号ＳＯＵＴへ直接に出力される、いわゆるラッチ回路におけるスルー状態である。
【００５１】そこで上記第一の論理状態から第二の論理状態に遷移させると、直前のパストランジスタ論理演算器２０２Ｄの出力データ信号ＮＺ及び反転出力データ信号＊ＮＺがこの双安定回路に記憶保持されてスキャン出力シフト信号ＳＯＵＴとして出力され、次段のシフトレジスタラッチに送出され、また上記第三の論理状態から第二の論理状態に遷移させると、直前のスキャン入力シフト信号ＳＩＮが該双安定回路に記憶保持されてスキャン出力シフト信号ＳＯＵＴとして出力され、次段のシフトレジスタラッチに送出され、前述の従来技術にも示した一連のスキャン試験を実行することができる。
【００５２】
【第３実施例】図６は、本発明に係るスキャン試験回路により具体的に構成したスキャンシフトのためのシフトレジスタの第３実施例を示す回路図である。
【００５３】図６は、図３に示した本発明に係るパストランジスタ論理構成の組み合わせ論理回路に好適なスキャン試験回路の第１実施例になるスキャン試験回路を具備するパストランジスタ論理回路構成の第一の組み合わせ論埋回路２ＳＤ及び第一の組み合わせ論理回路２ＳＭから構成され、構成要素である回路ブロック及びこの回路ブロックの入出力信号において、図３に示した組み合わせ論理回路２ＳＭの構成要素に記した符号の頭文字に各々「第一の」及び「第二の」を付加した符号としている。
【００５４】そこで第一のスキャンクロック信号ＳＣＫＡとしてスキャンクロック信号ＳＣＫＸを割り当て、同様に第二のスキャンクロック信号ＳＣＫＡとしてスキャンクロック信号ＳＣＫＹを割り当て、他方第一のスキャンクロック信号ＳＣＫＢは第一のスキャンモード信号ＳＭＤとスキャンクロック信号ＳＣＫＸとを論理和回路ＮＯＲ１によって得られた出力信号とし、同様に第二のスキャンクロック信号ＳＣＫＢは第二のスキャンモード信号ＳＭＤとスキャンクロック信号ＳＣＫＹとを論理和回路ＮＯＲ２によって得られた出力信号とする。また第一のスキャン出力シフト信号２１２Ｍは、スキャンシフト経路１３０を介して第二のスキャン入力シフト信号２１１Ｍとして印加させる。すなわち図６は第一及び第二のシフトレジスタラッチ２０４Ｍを組み合わせたマスタースレーブ型Ｄタイプ・フリップフロップの順序回路構成を実現しており、また図６においてはこのマスタースレーブ型Ｄタイプ・フリップフロップの単位のみを示しているが、もちろんこのマスタースレーブ型Ｄタイプ・フリップフロップの複数個をスキャンシフト経路１３０の線上において直列に接続してシフトレジスタを構成することもできる。
【００５５】図７は、図６に示したスキャン試験回路の試験動作を示すタイミングチャートである。なお、ここでは第一及び第二のスキャンモード信号ＳＭＤは同一の信号を印加させる。
【００５６】まず初期状態として第一及び第二のスキャンモード信号ＳＭＤが“０”でありスキャン試験モードに回路状態があるとし、またスキャンクロックＳＣＫＸ及びＳＣＫＹも“０”に設定して置き、回路全体としては未確定の状態にあると仮定する。そこで前述した従来技術のスキャン試験方法と同様に、第一段階として第一及び第二のスキャンモード信号ＳＭＤ及びスキャンクロックＳＣＫＹが“０”状態のままでスキャンクロックＳＣＫＸとして一個の凸型パルスを印加して、試験パタン信号としての第一のスキャン入力シフト信号２１１Ｍを第一のシフトレジスタラッチ２０４Ｍに取り込み、続けてスキャンクロックＳＣＫＹとして一個の凸型パルスを印加することにより第一のシフトレジスタラッチ２０４Ｍに取り込まれた情報、すなわち第一のスキャン出力シフト信号２１２Ｍをスキャンシフト経路１３０を介して第二のスキャン入力シフト信号２１１Ｍとして第二のシフトレジスタラッチ２０４Ｍに取り込むことによって、試験パタンが第一及び第二のシフトレジスタラッチ２０４Ｍに記憶保持され、かつこの試験パタンが第一及び第二の出力データ信号２２２Ｍとして各々が次段にある被試験対象である組み合わせ論理回路群へ送出されるスキャンインの段階、第二段階として、第一及び第二のシフトレジスタラッチ２０４Ｍに記憶保持された試験パタンが第一及び第二の出力データ信号２２２Ｍとして、各々が次段にある被試験対象である組み合わせ論理回路群へ伝播し、その結果として該被試験対象である組み合わせ論理回路群により一義的に決定された試験結果が第一及び第二の入力データ信号２２１Ｍとして各々が第一及び第二の２０２Ｍに印加され、さらに各々がパストランジスタ論理演算器での演算結果、すなわち試験結果である第一及び第二の出力データ信号２２３Ｍを得た後に、第一及び第二のスキャンモード信号ＳＭＤに対して一個の凸型パルスを印加しすることによって第一及び第二のシフトレジスタラッチ２０４Ｍに取り込みかつ記憶保持される捕獲の段階、第三段階として、第一及び第二のシフトレジスタラッチ２０４Ｍに取り込みかつ記憶保持された試験結果パタンはスキャン出力シフト信号として各々が第一及び第二の２１２Ｍに伝播されており、まずここでは第二のスキャン出力シフト信号２１２Ｍが試験結果パタンとして読み出せている。
【００５７】他方の試験結果パタンである第一のスキャン出力シフト信号２１２Ｍを読み出すためにスキャンクロック信号ＳＣＫＹに一個の凸型パルスを印加させて第二のシフトレジスタラッチ２０４Ｍに試験結果パタンである第一のスキャン出力シフト信号２１２Ｍをラッチさせることによって、第二のスキャン出力シフト信号２１２Ｍとして該試験結果パタンを読み出すスキャンアウトの段階、以上の合計三段階を経てスキャン試験が実行される。
【００５８】上記の試験動作において特にスキャン試験モード中の一連のシフトレジスタ動作を実行する際に、スキャンクロックＳＣＫＸ及びＳＣＫＹへの印加信号として交互にかつ各シフトレジスタラッチ２０４Ｍのスルー状態（スキャンクロックＳＣＫＸ及びＳＣＫＹが共に“１”となる状態）が時間軸上で重複しないような凸型パルスを供給することによって、スキャン試験用のシフトレジスタを構成するシフトレジスタラッチの全てがスルー状態となってスキャン試験パタンがすり抜ける誤動作を防止し、正常なシフトレジスタ動作を確実に実行することができる。
【００５９】また図６の構成の説明においても述べたように、第一及び第二のシフトレジスタラッチ２０４Ｍを組み合わせたマスタースレーブ型Ｄタイプ・フリップフロップの順序回路構成を実現しており、また図６においてはこのマスタースレーブ型Ｄタイプ・フリップフロップの単位のみを示しているが、もちろんこのマスタースレーブ型Ｄタイプ・フリップフロップの複数個をスキャンシフト経路１３０の線上において直列に接続してシフトレジスタを構成することもでき、この場合におけるスキャン試験方法も上述に従う。
【００６０】
【発明の効果】以上説明したように本発明によれば、複数のパストランジスタ論理による組み合わせ論理回路網の構成要素である任意のパストランジスタ論理の単位回路を構成する増幅器をスキャン試験回路の一部として共有化し、スキャン試験用補完回路と共にシフトレジスタラッチを構成するために、試験専用の追加回路を最小限に抑制でき、すなわちスキャン試験回路によるチップ面積の増加を最小限に抑制することができる。
【００６１】また、任意のパストランジスタ論理の単位回路をスキャン試験回路用シフトレジスタラッチに改造でき、すなわち組み合わせ論埋回路網の内部の任意かつ複数の接点をスキャン試験のために制卸及び観測できる試験節点として外部から直接的にアクセスできるために、少ない試験パタンで高い故障検出率が得られ試験効率の向上を図ることができる。

【出願人】	【識別番号】０００００４２３７【氏名又は名称】日本電気株式会社
【出願日】	平成９年（１９９７）６月３０日
【代理人】	【弁理士】【氏名又は名称】高橋勇
【公開番号】	特開平１１－２３６６１
【公開日】	平成１１年（１９９９）１月２９日
【出願番号】	特願平９－１７４７４６