バーンインボード

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【発明の名称】	バーンインボード
【発明者】	【氏名】北吹順一
【要約】	【課題】半導体デバイスを高密でかつ簡単に装着できるバーンインボードを提供する。【解決手段】第１の絶縁基板１１の上面上には、半導体デバイス２１がその内部に装填される複数の凹部１２が形成されている。第１の絶縁基板１１に重ね合わされる第２の絶縁基板１３には、凹部１２内に装着された半導体デバイス２１の凹部１２から露出する各ピン２２に接触する複数の電圧印加用電極１４と、電圧印加用電極１４に電気的に接続された配線１５が形成されている。配線１５はコネクタ部に電気的に接続されている。

【特許請求の範囲】
【請求項１】半導体デバイスがその内部に装填される複数の凹部が上面上に形成された第１の絶縁基板、前記凹部内に装着された前記半導体デバイスの前記凹部から露出する各ピンに接触する複数の電圧印加用電極が設けられかつ前記電圧印加用電極に電気的に接続された配線を有する第２の絶縁基板、および、前記配線に電気的に接続されたコネクタ部を具備することを特徴とするバーンインボード。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、バーンインボードに関する。
【０００２】
【従来の技術】従来より、パッケージングされた多ピンタイプの半導体デバイスに対してバーンインテストが行われている。このバーンインないしはバーンインテストでは、複数の半導体デバイスが取り付けられたバーンインボードを、バーンイン検査装置の恒温槽内に設けられたコネクタに接続し、この恒温槽内の昇温した状態で半導体デバイスに電圧を印加する等して不良な半導体デバイスを特定している。
【０００３】このバーンインボード５０は、図５に示すように、その表面上に互いに間隔を隔てて配列された複数のソケット５１を備え、これらのソケット５１に、例えばＴＱＦＰパッケージの半導体デバイス（図示せず）が装着されるようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、ソケット５１は、図６に示すように、いわゆるオープントップソケットであり、レバーによりトップ５２を開いた後、ベース５３の所定箇所に半導体デバイスを位置合わせし、はめ込み、次いでトップ５２を閉じることにより、半導体デバイスを装着している。このため、全てのソケット５１に半導体デバイスを装着するのにかなり手間と時間を要する。また、ソケット５１のトップ５２を開け閉めするためのスペースを確保する必要があること、また、ソケット５１が一般に半導体デバイスよりも大きいこと等の理由で、１枚のバーンインボード５０に取り付けられるソケット５１の数には制限がある。このため、１枚のバーンインボード５０あたりの半導体デバイスの実装数に限界がある。【０００５】本発明は、かかる点に鑑みてなされたものであり、半導体デバイスを高密でかつ簡単に装着できるバーンインボードを提供するものである。
【０００６】
【課題を解決するための手段】本発明は、半導体デバイスがその内部に装填される複数の凹部が上面上に形成された第１の絶縁基板、前記凹部内に装着された前記半導体デバイスの前記凹部から露出する各ピンに接触する複数の電圧印加用電極が設けられかつ前記電圧印加用電極に電気的に接続された配線を有する第２の絶縁基板、および、前記配線に電気的に接続されたコネクタ部を具備することを特徴とするバーンインボードを提供する。
【０００７】本発明のバーンインボートに装着される半導体デバイスは、多ピンタイプであって、ＱＦＰ、ＴＱＦＰ、ＳＯＰ、ＴＳＯＰ、ＢＧＡ、ＰＧＡ等の薄型表面実装パッケージのものである。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について図面を参照して説明する。
【０００９】図１は、本発明のバーンインボードの第１実施形態を示す平面図である。図２は、図１に示すバーンインボードを示す一部断面図である。
【００１０】以下に説明する第１実施形態では、パッケージがＴＱＯＰ／ＱＦＰタイプでピン数が１００ピンの半導体デバイスの場合を例に挙げて説明する。
【００１１】図１に示すバーンインボード１０は、略長方平板状の第１の絶縁基板１１を具備する。この第１の絶縁基板１１の上面には、半導体デバイスを装填するための凹部１２が複数形成されている。これらの凹部１２は、第１の絶縁基板１１の長手方向に沿って互いに複数列に形成される。
【００１２】凹部１２の形状やサイズは、半導体デバイスに対応させる。凹部１２の深さは、半導体デバイスの厚みよりも若干浅くする。このような凹部１２の構成により、図２に示すように、半導体デバイス２１を裏返しにした状態で凹部１２に装着した場合に、半導体デバイス２１のピン２２が第１の絶縁基板１１の上面上に露出する。
【００１３】第１の絶縁基板１１の上には、第１の絶縁基板１１と同様のサイズおよび形状の第２の絶縁基板１３が重ねられる。図２に示すように、第２の絶縁基板１３の下面、すなわち第１の絶縁基板１１の凹部１２が形成された上面に対向する面には、複数の電圧印加用電極１４が設けられている。これらの電圧印加用電極１４は、図３に示すように、第２の絶縁基板１３の下面上に、第１の絶縁基板１３と第２の絶縁基板１４とを重ね合わせた場合に、凹部１２から露出した半導体デバイス２１のピン２２に接触するように配列されている。
【００１４】第２の絶縁基板１３の上面または下面には、さらに、各電圧印加用電極１４に接続された配線１５が形成されている。配線１５は、例えば、第２の絶縁基板１３の表面または裏面に形成されたプリント配線であり得る。なお、配線１５は、第２の絶縁基板１３内に内蔵されていても良い。
【００１５】さらに、第２の絶縁基板１３には、コネクタ部１６が設けられている。コネクタ部１６は、配線１５を介して各電圧印加用電極１４と電気的に接続されている。このコネクタ部１６は、図４に示すように、バーンインボード１０をバーンイン検査装置３０の恒温槽３１内に設けられたソケット３２に接続される。ソケット３２は、制御部３３に接続されている。これにより、制御部３３から、ソケット３２、コネクタ部１６、配線１５を介して電圧印加用電極１４に電力が供給される。
【００１６】この例では、コネクタ部１６を第２の絶縁基板１３に設けたが、第１の絶縁基板１１に設けても良い。この場合、第２の絶縁基板１３設けられた配線１５とコネクタ部１６との間を電気的に接続する基板間接続構造を設ける。
【００１７】以上のような構成からなるバーンインボード１０への半導体デバイス２１の装填は次の通り行うことができる。例えば、半導体デバイス２１を、裏返した状態で、第１の絶縁基板１１の上面に形成された凹部１２内に装填する。この際に、凹部１２の形状およびサイズは半導体デバイス２１に対応させてあるので特別な位置合わせを行う必要がない。次いで、第１の絶縁基板１１に、第２の絶縁基板１３を重ね合わせる。この際、第２の絶縁基板１３の下面上に、第１の絶縁基板１１と第２の絶縁基板１３とを重ね合わせた場合に、凹部１２から露出した半導体デバイス２１のピン２２に接触するように電圧印加用電極１４が配列されているので、特別な位置合わせを行うことなく、ピン２２と電圧印加用電極１４を確実かつ容易に互いに接触させることができる。このように、半導体デバイス２１の装着は自己整合的に行うことができる。
【００１８】このように、本実施形態にかかるバーンインボード１０によれば、各半導体デバイス２１毎に別個独立したソケットが不要になる。このため、１枚のバーンインボード１０あたりの半導体デバイス２１の実装数が増加する。また、ソケットに比べて半導体デバイスの装填および排出が容易になる。さらに各半導体デバイス２１の位置決めがそのパッケージの外寸に従って自己整合的に行われるため、位置決めを特に行う必要がない。これらの結果、半導体デバイス２１についてのバーンイン検査のコストを低減し、スループットの向上が図られる。
【００１９】以上説明した実施形態では、パッケージがＴＱＯＰの半導体デバイスを例に挙げて説明したが、これに限定されるものではなく、例えば、ＱＦＰ、ＴＳＯＰ、ＢＧＡ、ＳＯＰ、ＰＧＡのような種々のタイプのパッケージの半導体デバイスのためのバーンインボードに適用できる。また、本実施形態ではピン数が１００ピンである場合について例示したがピン数は特に限定されない。
【００２０】
【発明の効果】以上説明したように、本発明のバーンインボードは、半導体デバイスが装着される複数の凹部がその上面に形成された第１の絶縁基板と、凹部内に装着された半導体デバイスの前記凹部から露出する各ピンに接触する複数の電圧印加用電極が下面上に設けられかつ電圧印加用電極に電気的に接続された配線を具備する第２の絶縁基板とを具備し、凹部内に半導体デバイスを装着した後に第１の絶縁基板に第２の絶縁基板を重ね合わせることにより、半導体デバイスのピンと電圧印加用電極とを自己整合的に接触させることができるので、別個独立したソケットが不要になり、バーンインボードへの半導体デバイスの実装密度を高くできると共に、半導体デバイスの装着および排出が容易になるため、バーンイン検査のコストを低減しかつスループットの向上を実現できる。

【出願人】	【識別番号】０００００４１２３【氏名又は名称】日本鋼管株式会社
【出願日】	平成９年（１９９７）６月２７日
【代理人】
【公開番号】	特開平１１－２３６５０
【公開日】	平成１１年（１９９９）１月２９日
【出願番号】	特願平９－１７２１５７