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【発明の名称】 半導体記憶装置
【発明者】 【氏名】堀田 泰裕

【氏名】野島 武

【氏名】小松 宏二
【目的】
【構成】
【特許請求の範囲】
【請求項１】 複数のブロックに分割された半導体記憶装置であって、該各ブロックに対応するバンク領域は、複数の副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差した複数のワード線と、該副ビット線に接続され、該メモリセルアレイの、該副ビット線の端部側に配置されたバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線に該バンク選択トランジスタを介して接続される補助導電領域とを備えており、該バンク領域は、隣接するもの同士が該補助導電領域を共用するよう繰り返し配置されており、隣接する該バンク領域間では、該補助導電領域を共用する副ビット線がその対向端にて接続されている半導体記憶装置。
【請求項２】 請求項１記載の半導体記憶装置において、前記互いに接続された副ビット線と補助導電領域との間のバンク選択トランジスタを、該互いに接続された副ビット線により共用する半導体記憶装置。
【請求項３】 第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割した半導体記憶装置であって、該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を隔てて平行に配置され、第２導電型の複数列の導電領域からなる副ビット線と、該副ビット線の端部に配置された、第２導電型の複数の補助導電領域と、該副ビット線と交差するよう該半導体基板上に互いに平行に配列された複数のワード線と、該副ビット線の端部と該補助導電領域とに跨って配置されるバンク選択線と、該副ビット線及び該補助導電領域上に配列されてそれぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを有し、該バンク領域は、隣接するもの同士が該補助導電領域を共用するよう繰り返し配置されており、該１つの補助導電領域に接続される、第１のバンク領域内における副ビット線の内の１列又は２列の副ビット線の端部が延長され、該端部が該第１のバンク領域に隣接する第２のバンク領域内における、該１つの補助導電領域に接続される１列又は２列の副ビット線の一端と接続されている半導体記憶装置。
【請求項４】 請求項３記載の半導体記憶装置において、前記一端同士が接続されている副ビット線と、前記１つの補助導電領域とに跨って配置されているバンク選択線を、該隣接する第１及び第２のバンク領域で共有する半導体記憶装置。
【請求項５】 請求項１ないし４のいずれかに記載の半導体記憶装置において、前記隣り合う両副ビット線の一方は、その一端がバンク選択トランジスタを介して補助導電領域と接続され、該両副ビット線の他方は、該一方の副ビット線とは反対側の端がバンク選択トランジスタを介して補助導電領域に接続される半導体記憶装置。
【請求項６】 請求項２ないし５のいずれかに記載の半導体記憶装置において、隣接するバンク領域間で共有されるバンク選択線と補助導電領域を介して対向する、単一のバンク領域に対応するバンク選択線を有し、このバンク選択線をゲート電極とするバンク選択トランジスタは、該補助導電領域の、ワード線と平行な辺に沿って構成されている半導体記憶装置。
【請求項７】 請求項２ないし５のいずれかに記載の半導体記憶装置において、隣接するバンク領域間で共有されるバンク選択線をゲート電極とするバンク選択トランジスタを、前記補助導電領域の、前記副ビット線と平行な辺に沿って配置し、単一のバンク領域に対応するバンク選択線をゲート電極とするバンク選択トランジスタを、該補助導電領域の、前記ワード線と平行な辺に沿って配置した半導体記憶装置。
【請求項８】 請求項１ないし７のいずれかに記載の半導体記憶装置において、同一補助導電領域に接続されるバンク選択トランジスタは、その実効ゲート幅が等しい構造とした半導体記憶装置。
【請求項９】 第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割した半導体記憶装置であって、該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される複数列の第２導電型の導電領域からなる副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差して該半導体基板上に互いに平行に配列された複数本のワード線と、該副ビット線の端部に配置された第２導電型の複数の補助導電領域と、該副ビット線の端部と該補助導電領域との間に配置されるバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線及び補助導電領域上に配列され、それぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを備えており、該バンク領域はその隣接するもの同士が該補補助導電領域を共用するよう繰り返し配置されており、該補助導電領域を共用する、隣接する２つのバンク領域では、一方のバンク領域の副ビット線と他方のバンク領域の副ビット線とが一端にて接続されており、該一端にて接続されている両副ビット線からなる副ビット線対と補助導電領域との間には、該隣接する２つのバンク領域でもって共有するバンク選択トランジスタが設けられており、１つの補助導電領域には、該副ビット線対が２組だけ該共有されたバンク選択トランジスタを介して接続される半導体記憶装置。
【請求項１０】 請求項９記載の半導体記憶装置において、隣接する副ビット線に挟まれたメモリセル列の所定列毎に設けられた、メモリセルの導通を禁止する分離帯を有し、該分離帯に挟まれた、１つのバンク領域における一端側の補助導電領域は、このバンク領域とその一端側でこれに隣接するバンク領域とにより共有され、前記バンク選択トランジスタを共有する副ビット線対が二対接続されているものであり、該分離帯に挟まれた、１つのバンク領域における他端側の補助導電領域は、このバンク領域とその他端側でこれに隣接する他のバンク領域とにより共有され、前記バンク選択トランジスタを共有する副ビット線対が二対接続されるものである半導体記憶装置。
【請求項１１】 第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割した半導体記憶装置であって、該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される複数列の第２導電型の導電領域からなる副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差して該半導体基板上に互いに平行に配列された複数本のワード線と、該副ビット線の端部に配置された第２導電型の複数の補助導電領域と、該副ビット線の端部と該補助導電領域との間に配置されるバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線及び補助導電領域上に配列され、それぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを備えており、該バンク領域は、隣接するもの同士が該補助導電領域を共有するよう繰り返し配置されており、隣接する副ビット線に挟まれたメモリセル列の所定列毎にメモリセルの導通を禁止する分離帯が設けられており、該分離帯に挟まれた１つのバンク領域における一端側の補助導電領域は、このバンク領域とその一端側でこれに隣接する他のバンク領域とにより共用され、該バンク選択トランジスタを共有する副ビット線対が二対接続されているものであり、該分離帯に挟まれた１つのバンク領域における他端側の補助導電領域は、このバンク領域とその他端側でこれに隣接する他のバンク領域とにより共用され、該バンク選択トランジスタを共有する２つの副ビット線からなる副ビット線対が二対接続されるとともに、該隣接するバンク領域間で対をなす、専用のバンク選択トランジスタを有する副ビット線が、一対接続されているものである半導体記憶装置。
【請求項１２】 請求項９ないし１１のいずれかに記載の半導体記憶装置において、同一のバンク領域における、隣接する副ビット線にバンク選択トランジスタを介して接続される２つの補助導電領域の一方は、該バンク領域の一端側に配置され、該２つの補助導電領域の他方は、該バンク領域の他端側に配置されている半導体記憶装置。
【請求項１３】 請求項９ないし１２のいずれかに記載の半導体記憶装置において、同一の補助導電領域に接続される２つのバンク選択トランジスタのゲート電極をなす各バンク選択線は、それぞれ該補助導電領域と主ビット線を接続するコンタクトホールを挟んで対向するよう、隣接する別のバンク領域に配置されている半導体記憶装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に関し、特にビット線として、主ビット線と副ビット線とを有する階層ビット線方式のＲＯＭのメモリセルアレイの構成に関するものである。
【０００２】
【従来の技術】従来の読み出し専用半導体記憶装置（ＲＯＭ）としては、特開平６−１０４４０６号公報に開示されているように、階層ビット線方式のＲＯＭがある。
【０００３】図３はこのようなＲＯＭの等価回路を示す図、図９はその基板上でのレイアウトパターンを示す図である。
【０００４】図において、２００は階層ビット線方式のＲＯＭであり、第１導電型の半導体基板２００ａを備え、該半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・が設けられている。
【０００５】例えば、上記バンク領域ＢＡＮＫ１は、該半導体基板２００ａ上に形成された第２導電型の拡散層からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ａ，ＷＬ２Ａ，・・・ＷＬ３２Ａと、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルとを有している。ここでメモリセルＭ１〜Ｍ７は、ワード線ＷＬ２Ａをゲート電極とするものである。
【０００６】上記バンク領域ＢＡＮＫ１は、副ビット線の一端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２と、副ビット線の他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ２１，ＢＢ２２と、補助導電領域と副ビット線間に構成されるバンク選択トランジスタ（バンクセル）と、該バンクセルのゲート電極となるポリシリコンからなるバンク選択線とを有している。ここでは、副ビット線ＳＢ２Ａの他端側部分と、該補助導電領域ＢＢ２１との間にはバンクセルＢＴ３Ａが形成され、副ビット線ＳＢ３Ａの一端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ａが形成されており、副ビット線ＳＢ５Ａの一端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成され、副ビット線ＳＢ４Ａの他端側部分と、該補助導電領域ＢＢ２２との間にはバンクセルＢＴ４Ａが形成されている。また上記ワード線と平行に配置されるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａは、上記各バンクセルＢＴ１Ａ〜バンクセルＢＴ４Ａのゲートとなっている。
【０００７】上記各補助導電領域ＢＢ１１，ＢＢ１２は、それぞれコンタクトホールＣＣ１１，ＣＣ１２を介して、金属配線である主ビット線ＭＢ１，ＭＢ２に接続され、上記各補助導電領域ＢＢ２１，ＢＢ２２は、それぞれコンタクトホールＣＣ２１，ＣＣ２２を介して、金属配線である主グランド線ＭＧ１，ＭＧ２に接続されている。
【０００８】また、上記バンク領域ＢＡＮＫ２は、該半導体基板２００ａ上に形成された第２導電型の拡散層からなる複数の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ｂ，・・・と、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭとを有している。
【０００９】また、上記バンク領域ＢＡＮＫ２は、副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２を、上記バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成され、副ビット線ＳＢ５Ｂの一端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成されている。また上記ワード線と平行に配置されるバンク選択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ１Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００１０】また、バンク領域ＢＡＮＫ０も上記バンク領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域ＢＡＮＫ１との間で共有している。
【００１１】次に動作について簡単に説明する。なお、以下の説明では、半導体基板の導電型はＰ型、副ビット線及び補助導電領域の導電型はＮ+型であるとして説明する。バンク選択線またはワード線の電位を高レベルとすることにより当該バンク選択線またはワード線をゲート電極とするメモリセル又はバンクセルは選択される。
【００１２】ここで、メモリセルの閾値はゲート領域に打ち込まれるボロンイオンの注入量により設定することができる。イオン注入を行ったメモリセルでは閾値電圧が高くなる。従って、イオン注入量を所定の注入量とすることにより、メモリセルは、ゲート電位を高レベルとしてもオフ状態を維持するオフセルとなる。また、上記イオン注入を行わないメモリセル又はバンクセルは、ゲート電位を高レベルとするとオン状態となるオンセルとなる。
【００１３】バンク選択線の配置領域のうちの、バンクセルを構成しない部分ＢＡＲは、イオン注入により、バンク選択線の電位に関係なくオフ状態となるように設定しておく。
【００１４】一のバンク領域に含まれる一のメモリセルの選択は、当該メモリセルのゲート電極となるワード線を高レベルとし、かつ、該メモリセルのソース及びドレインに接続されている副ビット線につながるバンクセルのゲート電極であるバンク選択線を高レベルにすることにより行う。
【００１５】例えば、バンク領域ＢＡＮＫ１におけるメモリセルＭ４を選択する場合、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ａ，ＢＳ４Ａを高レベルとし、バンクセルＢＴ１Ａ，ＢＴ４Ａを選択する。これにより、当該副ビット線ＳＢ５Ａ，ＳＢ４ＡはコンタクトホールＣ１１，Ｃ２２を介して、主ビット線ＭＢ１，主グランド線ＭＧ２に接続される。このとき、主グランド線ＭＧ２はＧＮＤに接続され、主ビット線ＭＢ１はデータ線に接続されて、メモリセルの情報が読み出される。
【００１６】
【発明が解決しようとする課題】階層ビット線方式では、一のメモリセルを読み出す場合、当該メモリセルが属するバンクのバンク選択線により所定のバンクセル及びワード線を選択することによりメモリセルを選択する。従来、バンクセルは副ビット線毎に設けられており、共通の補助導電領域に接続するバンクセルの数だけバンク選択線が必要であり、メモリセルアレイに占める面積が大きくなる。また副ビット線と主ビット線はバンクセルを介して接続されるためバンクセルのゲート幅を小さくするとビット線電流が減少し、読み出し時間が増大する。そのためバンクセルのゲート幅は可能な限り大きくする必要があるが、ゲート幅の増加はバンク領域の高さの増加、即ちメモリセルアレイの面積増加を招く。
【００１７】つまりバンクセルのゲート幅を拡大することによりビット線電流を増やすことができ、メモリセルの読みだしマージンの拡大を図ることができるが、従来の構成ではメモリアレイの面積の増加を招いた。
【００１８】本発明は上記のような問題点を解決するためになされたもので、バンク選択線の本数をへらし、これがメモリセルアレイに占める面積を低減することができる半導体記憶装置を得ることを目的としている。
【００１９】また、本発明は、バンクセルのゲート幅を拡大してもメモリセルアレイ面積が低減できる半導体記憶装置を得ることを目的としている。
【００２０】
【課題を解決するための手段】この発明（請求項１）に係る半導体記憶装置は、複数のブロックに分割されたものである。この半導体記憶装置における該各ブロックに対応するバンク領域は、複数の副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差した複数のワード線と、該副ビット線に接続され、該メモリセルアレイの、該副ビット線の端部側に配置されたバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線に該バンク選択トランジスタを介して接続される補助導電領域とを備えている。
【００２１】該バンク領域は、隣接するもの同士が該補助導電領域を共用するよう繰り返し配置されており、隣接する該バンク領域間では、該補助導電領域を共用する副ビット線がその対向端にて接続されている。そのことにより上記目的が達成される。
【００２２】この発明（請求項２）は、請求項１記載の半導体記憶装置において、前記互いに接続された副ビット線と補助導電領域との間のバンク選択トランジスタを、該互いに接続された副ビット線により共用するものである。
【００２３】この発明（請求項３）は、第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割したものである。この半導体記憶装置における該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を隔てて平行に配置され、第２導電型の複数列の導電領域からなる副ビット線と、該副ビット線の端部に配置された、第２導電型の複数の補助導電領域と、該副ビット線と交差するよう該半導体基板上に互いに平行に配列された複数のワード線と、該副ビット線の端部と該補助導電領域とに跨って配置されるバンク選択線と、該副ビット線及び該補助導電領域上に配列されてそれぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを有している。
【００２４】該バンク領域は、隣接するもの同士が該補助導電領域を共用するよう繰り返し配置されており、該１つの補助導電領域に接続される、第１のバンク領域内における副ビット線の内の１列又は２列の副ビット線の端部が延長され、該端部が該第１のバンク領域に隣接する第２のバンク領域内における、該１つの補助導電領域に接続される１列または２列の副ビット線の一端と接続されている。そのことにより上記目的が達成される。
【００２５】この発明（請求項４）は、請求項３記載の半導体記憶装置において、前記一端同士が接続されている副ビット線と、前記１つの補助導電領域とに跨って配置されているバンク選択線を、該隣接する第１及び第２のバンク領域で共有するものである。
【００２６】この発明（請求項５）は、請求項１ないし４のいずれかに記載の半導体記憶装置において、前記隣り合う両副ビット線の一方を、その一端がバンク選択トランジスタを介して補助導電領域と接続されたものとし、該両副ビット線の他方を、該一方の副ビット線とは反対側の端がバンク選択トランジスタを介して補助導電領域に接続されたものとしたものである。
【００２７】この発明（請求項６）は、請求項２ないし５のいずれかに記載の半導体記憶装置において、隣接するバンク領域間で共有されるバンク選択線と補助導電領域を介して対向する、単一のバンク領域に対応するバンク選択線を有し、このバンク選択線をゲート電極とするバンク選択トランジスタを、該補助導電領域の、ワード線と平行な辺に沿って構成したものである。
【００２８】この発明（請求項７）は、請求項２ないし５のいずれかに記載の半導体記憶装置において、隣接するバンク領域間で共有されるバンク選択線をゲート電極とするバンク選択トランジスタを、前記補助導電領域の、前記副ビット線と平行な辺に沿って配置し、単一のバンク領域に対応するバンク選択線をゲート電極とするバンク選択トランジスタを、該補助導電領域の、前記ワード線と平行な辺に沿って配置したものである。
【００２９】この発明（請求項８）は、請求項１ないし７のいずれかに記載の半導体記憶装置において、同一補助導電領域に接続されるバンク選択トランジスタを、その実効ゲート幅が等しい構造としたものである。
【００３０】この発明（請求項９）に係る半導体記憶装置は、第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割したものである。この半導体記憶装置における該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される複数列の第２導電型の導電領域からなる副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差して該半導体基板上に互いに平行に配列された複数本のワード線と、該副ビット線の端部に配置された第２導電型の複数の補助導電領域と、該副ビット線の端部と該補助導電領域との間に配置されるバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線及び補助導電領域上に配列され、それぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを備えている。
【００３１】該バンク領域はその隣接するもの同士が該補補助導電領域を共用するよう繰り返し配置されており、該補助導電領域を共用する、隣接する２つのバンク領域では、一方のバンク領域の副ビット線と他方のバンク領域の副ビット線とが一端にて接続されており、該一端にて接続されている両副ビット線からなる副ビット線対と補助導電領域との間には、該隣接する２つのバンク領域でもって共有するバンク選択トランジスタが設けられており、１つの補助導電領域には、該副ビット線対が２組だけ該共有されたバンク選択トランジスタを介して接続されている。そのことにより上記目的が達成される。
【００３２】この発明（請求項１０）は、請求項９記載の半導体記憶装置において、隣接する副ビット線に挟まれたメモリセル列の所定列毎に設けられた、メモリセルの導通を禁止する分離帯を有するものである。
【００３３】該分離帯に挟まれた、１つのバンク領域における一端側の補助導電領域は、このバンク領域とその一端側でこれに隣接するバンク領域とにより共有され、前記バンク選択トランジスタを共有する副ビット線対が二対接続されているものであり、該分離帯に挟まれた、１つのバンク領域における他端側の補助導電領域は、このバンク領域とその他端側でこれに隣接する他のバンク領域とにより共有され、前記バンク選択トランジスタを共有する副ビット線対が二対接続されるものである。
【００３４】この発明（請求項１１）に係る半導体記憶装置は、第１導電型の半導体基板を備え、該半導体基板を複数のブロックに分割したものである。この半導体記憶装置における該各ブロックに対応するバンク領域は、該半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される複数列の第２導電型の導電領域からなる副ビット線と、マトリクス状に配列された複数のメモリトランジスタからなり、該メモリトランジスタのドレイン又はソースが該副ビット線に接続されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該副ビット線と交差して該半導体基板上に互いに平行に配列された複数本のワード線と、該副ビット線の端部に配置された第２導電型の複数の補助導電領域と、該副ビット線の端部と該補助導電領域との間に跨って配置されるバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線及び補助導電領域上に配列され、それぞれ該補助導電領域に電気的に接続される導電線である主ビット線とを備えている。
【００３５】該バンク領域は、隣接するもの同士が該補助導電領域を共有するよう繰り返し配置されており、隣接する副ビット線に挟まれたメモリセル列の所定列毎にメモリセルの導通を禁止する分離帯が設けられており、該分離帯に挟まれた１つのバンク領域における一端側の補助導電領域は、このバンク領域とその一端側でこれに隣接する他のバンク領域とにより共用され、該バンク選択トランジスタを共有する副ビット線対が二対接続されているものである。該分離帯に挟まれた１つのバンク領域における他端側の補助導電領域は、このバンク領域とその他端側でこれに隣接する他のバンク領域とにより共用され、該バンク選択トランジスタを共有する２つの副ビット線からなる副ビット線対が二対接続されるとともに、該隣接するバンク領域間で対をなす、専用のバンク選択トランジスタを有する副ビット線が、一対接続されているものである。そのことにより上記目的が達成される。
【００３６】この発明（請求項１２）は、請求項９ないし１１のいずれかに記載の半導体記憶装置において、同一のバンク領域における、隣接する副ビット線にバンク選択トランジスタを介して接続される２つの補助導電領域の一方を、該バンク領域の一端側に配置し、該２つの補助導電領域の他方は、該バンク領域の他端側に配置したものである。
【００３７】この発明（請求項１３）は、請求項９ないし１２のいずれかに記載の半導体記憶装置において、同一の補助導電領域に接続される２つのバンク選択トランジスタのゲート電極をなす各バンク選択線を、それぞれ該補助導電領域と主ビット線を接続するコンタクトホールを挟んで対向するよう、隣接する別のバンク領域に配置したものである。
【００３８】以下本発明の作用について説明する。
【００３９】この発明（請求項１，２，３）においては、隣接するバンク領域間で、補助導電領域やバンクセル（バンク選択トランジスタ）を共有するから、バンクセル及びバンク選択線を減らすことができる。これにより階層ビット線方式のＲＯＭにおいてバンクセルによるビット線電流の減少を抑えつつ、メモリセルアレイの面積の減少を図ることができる。
【００４０】更に共有するバンクセルを、副ビット線と主ビット線を接続するためのコンタクトホールを有する補助導電領域の、ビット線と平行な辺に沿って配置することにより、容易にバングセルのゲート幅の増加を図ることができる。
【００４１】この発明（請求項４）においては、バンク選択線を、隣接するバンク領域により共有するので、バンク選択線の削減により、メモリセルアレイの面積の減少を図ることができる。
【００４２】この発明（請求項５）においては、隣接する２つの副ビット線の一方についてはその一端側をバンクセルを介して補助導電領域に接続し、該両副ビット線の他方については、その他端をバンクセルを介して補助導電領域に接続するようにしたので、バンク選択トランジスタを面積効率よく配置できる。
【００４３】この発明（請求項６，７）においては、共有するバンクセルを、副ビット線と主ビット線を接続するための補助導電領域の、ビット線と平行な辺、あるいはビット線と垂直な辺に沿って配置するので、容易にバングセルのゲート幅の増加を図ることができる。
【００４４】この発明（請求項８）においては、同一補助導電領域に接続されるバンクセルの実効ゲート幅を同一としたので、選択されたバンクセルに拘わらずビット線電流を等しくでき、これにより読み出し時間のマージンを増大できる。
【００４５】この発明（請求項９，１１）においては、隣接するバンク領域間でバンクセルを共有するので、バンクセル及びバンク選択線を減らすことができる。また、１つの補助導電領域には、隣接するバンク領域の間で対をなす副ビット線対を２対接続するので、効率よくバンクセルを共有できる。つまり、１つの補助導電領域で共有する副ビット線対は最大２つ（補助導電領域の両側に位置する副ビット線対）であり、それ以上の副ビット線を１つの補助導電領域に接続する場合は、隣接するバンク領域間でバンクセルを共有することができない。従って、１つの補助導電領域に２つの副ビット線対を接続する構成が最もレイアウト上効率がよい。
【００４６】この発明（請求項１０，１１）においては、隣接する副ビット線に挟まれたメモリセル列の所定列毎に、メモリセルの導通を禁止する分離帯を設けたので、１つのワード線に沿って連続して並ぶ複数のメモリセルがオンセルである場合、これらを介して、選択された副ビット線間で生ずるリーク電流を阻止することが可能となり、読み出しマージンの向上を図ることができる。
【００４７】この発明（請求項１２）においては、同一のバンク領域における隣接する副ビット線に接続される補助導電領域を、該バンク領域の相対向する両側辺部分に配置しているので、メモリセルアレイのレイアウトパターンを面積効率のよいものとできる。
【００４８】この発明（請求項１３）においては、同一の補助導電領域に接続される、バンク選択トランジスタを共有する２つのバンク選択線を、それぞれ補助導電領域と主ビット線とを接続するコンタクトホールを挟んで別のバンク領域に位置するように配置しているので、メモリセルアレイのレイアウトパターンを面積効率のよいものとできる。
【００４９】
【発明の実施の形態】
（実施形態１）図１は本発明の実施形態１による半導体記憶装置の等価回路を示す図、図４は該半導体記憶装置を構成する各層のレイアウトパターンを示す図である。なお、この実施形態１は、請求項１〜５に対応している。
【００５０】図において、１０１は本実施形態１の階層ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａを備え、該半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・が設けられている。
【００５１】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ型半導体基板２００ａ上に形成されたＮ+型拡散層からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交差して配置されるポリシリコン層からなる複数のワード線ＷＬ１Ａ〜ＷＬ３２Ａと、該副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭ１〜Ｍ７，Ｍとを有している。
【００５２】また、上記バンク領域ＢＡＮＫ１は、副ビット線の一端側に配置された、副ビット線と同一導電型の補助導電領域ＢＢ１１，ＢＢ１２、副ビット線の他端側に配置された、副ビット線と同一導電型の補助導電領域ＢＢ２１，ＢＢ２２と、該補助導電領域ＢＢ１１と副ビット線ＳＢ３Ａとの間に構成されるバンクセルＢＴ２Ａと、補助導電領域ＢＢ２１と副ビット線ＳＢ２Ａとの間に構成されるバンクセルＢＴ３Ａと、補助導電領域ＢＢ２２と副ビット線ＳＢ４Ａとの間に構成されるバンクセルＢＴ４Ａと、該バンクセルのゲート電極となるポリシリコンからなるバンク選択線ＢＳ２Ａ〜ＢＳ４Ａとを有している。
【００５３】上記補助導電領域ＢＢ１１，ＢＢ１２はコンタクトホールＣ１１，Ｃ１２を介して金属配線である主ビット線ＭＢ１，ＭＢ２に接続され、上記補助導電領域ＢＢ２１，ＢＢ２２はコンタクトホールＣ２１，Ｃ２２を介して金属配線である主グランド線ＭＧ１，ＭＧ２に接続されている。
【００５４】また、上記バンク領域ＢＡＮＫ２は、該半導体基板２００ａ上に形成されたＮ+型拡散層からなる複数の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ｂ，・・・と、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭとを有している。
【００５５】また、上記バンク領域ＢＡＮＫ２は、副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２を、上記バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成されている。また上記ワード線と平行に配置されるバンク選択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ１Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００５６】また、バンク領域ＢＡＮＫ０も上記バンク領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域ＢＡＮＫ１との間で共有している。
【００５７】以下、特長部分について詳述すると、上述したように、隣接する第１のバンク領域ＢＡＮＫ１及び第２のバンク領域ＢＡＮＫ２は、補助導電領域ＢＢ１１，ＢＢ１２を共有しており、該補助導電領域に接続する第１のバンク領域ＢＡＮＫ１の副ビット線ＳＢｌＡ〜ＳＢ７Ａの一つ（例えばＳＢ５Ａ）と、該副ビット線に相対する隣接する第２のバンク領域（ＢＡＮＫ２）の副ビット線ＳＢｌＢ〜ＳＢ７Ｂの一つ（ＳＢ５Ｂ）とは、それぞれ延長して互いに接続されている。
【００５８】上記相接続した副ビット線ＳＢ５Ａ及びＳＢ５Ｂと、補助導電領域ＢＢ１１との間には、両副ビット線で共有するバンクセルＢＴ１Ｂが配置され、該バンクセルＢＴ１Ｂのゲート電極となるバンク選択線ＢＳ１Ｂは、ワード線に平行に配線されている。
【００５９】このように、隣接するバンク領域ＢＡＮＫ１及びＢＡＮＫ２間でバングセルＢＴ１Ｂを共有することにより、バンクセル及びバンク選択線を減らすことができる。このバンクセルＢＴ１Ｂは、ゲート幅方向を副ビット線と平行な方向にとり、そのゲート領域をコンタクトホールＣ１１を有する補助導電領域ＢＢ１１の横に配置できるために、バンク領域の面積を増やすことなくゲート幅を増やすことができ、ビット線の電流の増加を図ることができる。
【００６０】この実施形態１では、例えばメモリセルＭ４を読み出す場合は、ワード線ＷＬ２Ａ、バンク選択線ＢＳｌＢ，ＢＳ４Ａを高レベルとし、バンクセルＢＴ１Ｂ，ＢＴ４Ａを選択する。これによりメモリセルＭ４の両端につながる副ビット線ＳＢ５Ａ及びＳＢ４Ａは、コンタクトホールＣ１１，Ｃ２２を介して主ビット線ＭＢ１、主グランド線ＭＧ２に接続される。
【００６１】（実施形態２）図５は本発明の実施形態２による半導体記憶装置を構成する各層のレイアウトパターンを示す図である。なお、この実施形態２は、請求項６に対応している。
【００６２】図において、１０２は本実施形態２の階層ビット線方式のＲＯＭであり、図４と同一符号は、実施形態１のＲＯＭ１０１と同一のものを示している。
【００６３】この実施形態２では、隣接するバンク領域ＢＡＮＫ１及びＢＡＮＫ２の間で接続されている副ビット線ＳＢ５Ａ及びＳＢ５Ｂが、共通のバンクセルＢＴ１Ｂを介して接続される補助導電領域ＢＢ１１については、該補助導電領域ＢＢ１１のワード線に沿った側辺全体にわたって、バンクセルＢＴ２Ａが形成されている。このバンクセルＢＴ２Ａは、副ビット線ＳＢ３Ａと補助導電領域ＢＢ１１との間に介在するものである。
【００６４】このような構成の実施形態２では、該バンクセルＢＴ２Ａのゲート幅をバンク領域の面積の著しい増加を招くことなく、ワード線方向に補助導電領域ＢＢ１１の幅まで拡大することができ、ビット線電流の増加を図ることができる。
【００６５】（実施形態３）図６は本発明の実施形態３による半導体記憶装置を構成する層のレイアウトパターンを示す図である。
【００６６】図において、１０３は本実施形態３の階層ビット線方式のＲＯＭであり、図５と同一符号は、実施形態２のＲＯＭ１０２と同一のものを示している。
【００６７】本実施形態３では、上記実施形態２の構成に加えて、隣接するバンク領域間で共有されるバンク選択線に隣接してこれと同一のバンク領域内に位置し、かつ該バンク選択線と同一の補助導電領域につながるバンク選択線の幅を、所定の幅に調整したものである。
【００６８】つまり、バンク選択線ＢＳ２Ｂの幅は、バンクセルＢＴ２Ｂの実効チャネル幅が補助導電領域ＢＢ１１に接続される他のバンクセルＢＴ１Ｂ，ＢＴ２Ａのものと等しくなるよう設定されている。また、バンク選択線ＢＳ３Ａの幅も同様に設定されている。
【００６９】このような実施形態３の構成では、選択されたバンクセルに拘わらずビット線電流を等しくすることができ、読み出し時間のマージンを増加することができる。
【００７０】（実施形態４）図７は、本発明の実施形態４の半導体記憶装置を構成する層のレイアウトパターンを示す図である。この実施形態４は、請求項７及び請求項８に対応している。
【００７１】この実施形態４では、上記実施形態２のＲＯＭ１０２の構成に加えて、隣接するバンク領域ＢＡＮＫ１及びＢＡＮＫ２により共有されるバンク選択線ＢＳ１Ｂが接続される補助導電領域ＢＢ１１については、バンク領域ＢＡＮＫ２内のバンクセルＢＴ２Ｂが、該補助導電領域ＢＢ１１のワード線に沿った側辺全体にわたって形成されている。
【００７２】また、隣接するバンク領域ＢＡＮＫ０及びＢＡＮＫ１により共有されるバンク選択線ＢＳ４Ａが接続される補助導電領域ＢＢ２１については、バンク領域ＢＡＮＫ１内のバンクセルＢＴ３Ａが、該補助導電領域ＢＢ２１のワード線に沿った側辺全体にわたって形成されている。
【００７３】このような構成の実施形態４では、コンタクトホールＣ１１を挟んで対向する、バンク領域ＢＡＮＫ１のバングセルＢＴ２Ａとバンク領域ＢＡＮＫ２のバンクセルＢＴ２Ｂとで、ゲート幅を等しくすることができる。これにより、選択されたバンクセルに拘わらずビット線電流を等しくすることができ、読み出し時間のマージンの増加を図ることができる。
【００７４】（実施形態５）図２は本発明の実施形態５の半導体記憶装置の等価回路を示す図、図８は該半導体記憶装置を構成する各層のレイアウトパターンを示す図である。
【００７５】図において、１０５は本実施形態５の階層ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａを備え、該半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・が設けられている。本構成では５本の副ビット線ＳＢｌＡ〜ＳＢ５Ａを一単位としてまとめて配置し、一単位の５本の副ビット線の配置領域は、ＲＯＭプログラム用のイオン注入等の処理が施された分離領域（ＢＡＲ）により電気的に分離されている。
【００７６】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ型半導体基板２００ａ上に形成されたＮ+型拡散層からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ５Ａと、これに交差して配置されるポリシリコン層からなる複数のワード線ＷＬ１Ａ〜ＷＬ３２Ａと、該副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭ１〜Ｍ４，Ｍとを有している。
【００７７】また、上記バンク領域ＢＡＮＫ１は、副ビット線の一端側に配置された、副ビット線と同一導電型の補助導電領域ＢＢ１１，ＢＢ１２、副ビット線の他端側に配置された、副ビット線と同一導電型の補助導電領域ＢＢ２１，ＢＢ２２と、該補助導電領域ＢＢ１１と副ビット線ＳＢ３Ａとの間に構成されるバンクセルＢＴ２Ａと、該補助導電領域ＢＢ１１と副ビット線ＳＢ１Ａとの間に構成されるバンクセルＢＴ１Ａと、該補助導電領域ＢＢ１１と副ビット線ＳＢ５Ａとの間に構成されるバンクセルＢＴ１Ｂと、補助導電領域ＢＢ２１と副ビット線ＳＢ２Ａとの間に構成されるバンクセルＢＴ３Ａとを有している。また、上記バンク領域ＢＡＮＫ１は、補助導電領域ＢＢ２１と副ビット線ＳＢ４Ａとの間に構成されるバンクセルＢＴ４Ａと、該バンクセルのゲート電極となるポリシリコンからなるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａ，ＢＳ１Ｂとを有している。
【００７８】上記補助導電領域ＢＢ１１，ＢＢ１２はコンタクトホールＣ１１，Ｃ１２を介して金属配線である主ビット線ＭＧ１，ＭＧ２に接続され、上記補助導電領域ＢＢ２１，ＢＢ２２はコンタクトホールＣ２１，Ｃ２２を介して金属配線である主グランド線ＭＢ１，ＭＢ２に接続されている。
【００７９】また、上記バンク領域ＢＡＮＫ２は、該半導体基板２００ａ上に形成されたＮ+型拡散層からなる複数の副ビット線ＳＢ１Ｂ〜ＳＢ５Ｂと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ｂ，・・・と、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭとを有している。
【００８０】また、上記バンク領域ＢＡＮＫ２は、副ビット線ＳＢ１Ｂ〜ＳＢ５Ｂの他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２を、上記バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成され、さらに副ビット線ＳＢ１Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成されている。
【００８１】また上記ワード線と平行に配置されるバンク選択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ１Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００８２】また、バンク領域ＢＡＮＫ０も上記バンク領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域ＢＡＮＫ１との間で共有している。
【００８３】以下、特長部分について詳述すると、上述したように、隣接する第１のバンク領域ＢＡＮＫ１及び第２のバンク領域ＢＡＮＫ２は、補助導電領域ＢＢ１１，ＢＢ１２を共有しており、該補助導電領域ＢＢ１１に接続されるバンク領域ＢＡＮＫ１の副ビット線ＳＢ１Ａ，ＳＢ５Ａと、該バンク領域ＢＡＮＫ２の副ビット線ＳＢ１Ｂ，ＳＢ５Ｂとは、それぞれ延長して互いに接続されている。
【００８４】上記相接続した副ビット線ＳＢ１Ａ及びＳＢ１Ｂと、補助導電領域ＢＢ１１との間には、両副ビット線で共有するバングセルＢＴ１Ａが配置され、該バングセルＢＴ１Ａのゲート電極となるバンク選択線ＢＳ１Ａは、ワード線に平行に配線されている。
【００８５】上記相接続した副ビット線ＳＢ５Ａ及びＳＢ５Ｂと、補助導電領域ＢＢ１１との間には、両副ビット線で共有するバングセルＢＴ１Ｂが配置され、該バングセルＢＴ１Ｂのゲート電極となるバンク選択線ＢＳ１Ｂは、ワード線に平行に配線されている。
【００８６】このように、隣接するバンク領域ＢＡＮＫ１及びＢＡＮＫ２間でバングセルＢＴ１Ａ，ＢＴ１Ｂを共有することにより、バンクセル及びバンク選択線を減らすことができる。
【００８７】またこのバンクセルＢＴ１Ａ，ＢＴ１Ｂは、ゲート幅方向を副ビット線と平行な方向にとり、そのゲート領域をコンタクトホールＣ１１を有する補助導電領域ＢＢ１１の横に配置できるために、バンク領域の面積を増やすことなくゲート幅を増やすことができ、ビット線の電流の増加を図ることができる。
【００８８】この実施形態５では、例えばメモリセルＭ４を読み出す場合は、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ｂ，ＢＳ４Ａを高レベルとし、バンクセルＢＴ１Ｂ，ＢＴ４Ａを選択する。これによりメモリセルＭ４の両端につながる副ビット線ＳＢ５Ａ及びＳＢ４Ａは、コンタクトホールＣ１１，Ｃ２２を介して主グランド線ＭＧ１、主ビット線ＭＢ２に接続される。
【００８９】（実施形態６）図１０は本発明の実施形態６による半導体記憶装置の等価回路を示す図、図１３，図１４，図１５は、該実施形態６の半導体記憶装置を構成する各層のレイアウトパターンの例を示す図である。
【００９０】図において、１０６は本実施形態６の階層ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａを備え、該半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・が設けられている。
【００９１】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ型半導体基板２００ａ上に構成されたＮ+型拡散層によりなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交差して配線されるポリシリコン層からなる複数のワード線ＷＬ１Ａ〜ＷＬ３２Ａと、副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭ１〜Ｍ７，Ｍとを有している。
【００９２】また、上記バンク領域ＢＡＮＫ１は、副ビット線ＳＢ１Ａ〜ＳＢ７Ａの一端側に配置され、副ビット線と同一導電型の補助導電領域ＢＢ１１〜ＢＢ１２と、副ビット線ＳＢ１Ａ〜ＳＢ７Ａの他端側に配置され、副ビット線と同一導電型の補助導電領域ＢＢ２１〜ＢＢ２２と、補助導電領域と副ビット線間に構成されるバンクセルＢＴ１Ａ，ＢＴ１Ｂ，ＢＴ２Ａ，ＢＴ２Ｃと、該バンクセルのゲート電極となるポリシリコンからなるバンク選択線ＢＳ１Ａ，ＢＳ１Ｂ，ＢＳ２Ａ，ＢＳ２Ｂとを有している。
【００９３】上記各補助導電領域は、コンタクトホールＣ１１，Ｃ１２，Ｃ２１，Ｃ２２により、金属配線である主ビット線ＭＢ１１，ＭＢ１２，ＭＢ２１，ＭＢ２２に接続されている。
【００９４】また、上記バンク領域ＢＡＮＫ２は、副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２を、上記バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成されている。
【００９５】また上記ワード線と平行に配置されるバンク選択線ＢＳ１Ｂ，ＢＳ１Ａは、上記各バンクセルＢＴ１Ｂ，バンクセルＢＴ１Ａのゲートとなっている。
【００９６】また、バンク領域ＢＡＮＫ０も上記バンク領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域ＢＡＮＫ１との間で共有している。
【００９７】以下特長部分について説明する。
【００９８】上述したように、隣接するバンク領域ＢＡＮＫ１及びバンク領域ＢＡＮＫ２は補助導電領域ＢＢ１１，ＢＢ１２を共有している。該バンク領域ＢＡＮＫ１内の副ビット線ＳＢ１Ａ〜ＳＢ７Ａのうちの副ビット線ＳＢ３Ａ及びＳＢ５Ａと、バンク領域ＢＡＮＫ２内のＳＢ１Ｂ〜ＳＢ７ＢのうちのＳＢ３Ｂ及びＳＢ５Ｂとは、互いに接続されており、それぞれ副ビット線対を構成している。そして、それぞれの副ビット線対は、バンクセルＢＴ１Ａ及びＢＴ１Ｂを介して補助導電領域ＢＢ１１に接続される。
【００９９】上記バンクセルＢＴ１Ａ及びＢＴ１Ｂのゲート電極となるバンク選択線ＢＳ１Ａ，ＢＳ１Ｂは、ワード線に平行にコンタクトホールＣ１１及びＣ１２を挟んで配線されている。同様に補助導電領域ＢＢ２１についてはバンクセルＢＴ２Ａ，ＢＴ２Ｃを介して２つの副ビット線対が接続される。バンク領域ＢＡＮＫ０及びＢＡＮＫ１により共有される補助導電領域ＢＢ２１，ＢＢ２２に接続される副ビット線対と、バンク領域ＢＡＮＫ１及びＢＡＮＫ２とにより共有される補助導電領域ＢＢ１１，ＢＢ１２に接続される副ビット線対とは、それぞれ交互に配線される。
【０１００】このような構成の実施形態６では、１つのバンク領域に対するバンク選択線は２本のみであるので、階層ビット線方式のＲＯＭのメモリセルアレイの面積の減少を図ることができる。
【０１０１】また本実施形態では、１つのバンク領域当たり２本のバンク選択線と３２本のワード線が配線されているが、従来方式に比べ、メモリセルアレイの面積は約（３２＋２）／（３２＋４）＝１７／１８にすることができる。
【０１０２】ここで、メモリセルＭ２を読み出す場合は、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ａ，ＢＳ２Ａを高レベルとし、バンクセルＢＴ１Ａ，ＢＴ２Ａを選択する。これにより、該副ビット線ＳＢ３Ａ，ＳＢ２ＡはコンタクトホールＣ１１，Ｃ２１を介して主ビット線ＭＢ１１、ＭＢ２１に接続される。このとき、メモリセルＭ６も選択されるが、各主ビット線ＭＢ１１，ＭＢ１２は、コラム選択トランジスタを介してデータ線に接続され、各主ビット線ＭＢ２１，ＭＢ２２は、コラム選択トランジスタを介して接地されているため、コラム選択トランジスタにより、メモリセルＭ２のみの読み出しが可能となる。なお、ここで、上記各主ビット線ＭＢ１１，ＭＢ１２は、上記各実施形態１〜５における主ビット線ＭＢ１，ＭＢ２に相当し、上記各主ビット線ＭＢ２１，ＭＢ２２は、上記各実施形態１〜５における主グランド線ＭＧ１，ＭＧ２に相当する。
【０１０３】図１３、図１４、図１５に示すレイアウトパターンは共に、図１０の回路図に対応し、同一の機能のＲＯＭを実現するものであるが、ＬＳＩ設計上のデザインルールの制約やバンクセルの駆動能力の必要から、図１３、図１４、図１５のように種々の変形が可能である。
【０１０４】図１３、図１４、図１５に示すレイアウトパターンの相違は、バンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂの構成である。つまり図１３のレイアウトパターンでは、例えば、バンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂのゲート領域は、長方形形状の補助導電領域ＢＢ１１の隣り合う２辺にまたがるよう形成されており、これに対し、図１４に示すレイアウトパターンでは、バンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂのゲート領域が長方形形状の補助導電領域ＢＢ１１の、副ビット線の長手方向に平行な辺に沿って配置されている。また、図１５に示すレイアウトパターンでは、バンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂのゲート領域が長方形形状の補助導電領域ＢＢ１１の、副ビット線の長手方向に垂直な辺に沿って配置されている。従って、図１３のレイアウトパターンでは、図１４及び図１５に示すレイアウトパターンに比べて、バンク選択トランジスタのチャンネル幅が長くなっており、その駆動能力が高くなっている。
【０１０５】また、本実施形態６では、隣接する副ビット線に接続する補助導電領域は、１つのバンク領域の両側部に配置され、かつ同一補助導電領域に接続されるバンク選択線は、隣接するバンク領域に分かれて配置されている。このように補助導電領域及びバンク選択線を配置することにより、メモリセルアレイのレイアウトパターンを面積効率良く作成できると共に、メモリセルのバンク内の位置の違いによる副ビット線の抵抗を均一化できる。
【０１０６】（実施形態７）図１１は本発明の実施形態７による半導体記憶装置の等価回路を示す図、図１６は本実施形態の半導体記憶装置を構成する各層のレイアウトパターンを示す図である。
【０１０７】本実施形態では、上記実施形態６のＲＯＭの構成に加えて、副ビット線ＳＢ２Ａと副ビット線ＳＢ３Ａとの間の領域、及び副ビット線ＳＢ２Ｂと副ビット線ＳＢ３Ｂとの間の領域は電気的な分離帯ＢＡＲとなっており、また、副ビット線ＳＢ６Ａと副ビット線ＳＢ７Ａとの間の領域、及び副ビット線ＳＢ６Ｂと副ビット線ＳＢ７Ｂとの間の領域が電気的な分離帯ＢＡＲとなっている。
【０１０８】上記分離帯は、ＲＯＭプログラム用のイオン注入処理等により、上記副ビット線間の領域に選択的にイオン注入することにより形成することができる。
【０１０９】このような構成の実施形態７のＲＯＭ１０７では、上記実施形態６の効果に加えて以下のような効果もある。
【０１１０】つまり、メモリセルＭ３を選択する場合、バンク選択線ＢＳ１Ａ，ＢＳ２Ｃ及びワード線ＷＬ２Ａを高レベルにする。この場合、メモリセルＭ３と同時にメモリセルＭ７が選択される。ところで、上記実施形態６で示した構成では、メモリセルＭ４〜Ｍ６がオンセルの場合、それらを介して、選択された副ビット線ＳＢ４Ａ及びＳＢ７Ａ間でリーク電流が生じ、ビット線電位が変化するという弊害が生じる。しかし、本実施形態７の構成では、分離帯ＢＡＲが副ビット線ＳＢ４Ａ及びＳＢ７Ａ間にあるため、そのような弊害がなく読みだしマージンの向上を図ることができる。
【０１１１】（実施形態８）図１２は本発明の実施形態８による半導体記憶装置の等価回路を示す図、図１７は本実施形態の半導体記憶装置を構成する各層のレイアウトパターンを示す図である。
【０１１２】図において、１０８は本実施形態８の階層ビット線方式のＲＯＭであり、このＲＯＭ１０８では、主ビット線ＭＢ２１に３本副ビット線ＳＢ１Ａ，ＳＢ３Ａ，ＳＢ５ＡがバンクセルＢＴ２Ｃ，ＢＴ３Ａ，ＢＴ２Ａを介して接続される構成となっている。また、主ビット線ＭＢ１１には、２本副ビット線ＳＢ２Ａ，ＳＢ４ＡがバンクセルＢＴ１Ａ，ＢＴ１Ｂを介して接続される構成となっている。
【０１１３】隣接するバンク領域ＢＡＮＫ１とバンク領域ＢＡＮＫ２とで共有する補助導電領域ＢＢ１１には、互いに接続されている副ビット線ＳＢ２Ａ及びＳＢ２ＢがバンクセルＢＴ１Ａを介して接続され、互いに接続されている副ビット線ＳＢ４Ａ及びＳＢ４ＢがバンクセルＢＴ１Ｂを介して接続されている。隣接するバンク領域ＢＡＮＫ１とバンク領域ＢＡＮＫ２とで共有する補助導電領域ＢＢ１２についても、副ビット線との接続関係は上記補助導電領域ＢＢ１１と同様になっている。
【０１１４】一方、隣接するバンク領域ＢＡＮＫ０とバンク領域ＢＡＮＫ１とで共有する補助導電領域ＢＢ２１には、互いに接続されている副ビット線ＳＢ１Ａ及びＳＢ１Ｃ、互いに接続されているＳＢ５Ａ及びＳＢ５Ｃが、バンクセルＢＴ２Ｃ、ＢＴ２Ａを介して接続されている。また、副ビット線ＳＢ３Ａ，ＳＢ３ＣはそれぞれバンクセルＢＴ３Ａ，ＢＴ３Ｃを介して上記補助導電領域ＢＢ２１に接続されている。副ビット線ＳＢ３Ａ，ＳＢ３Ｃについてはバンクセルの共有ができないものの、副ビット線ＳＢ２ＡとＳＢ２Ｂ、副ビット線ＳＢ４ＡとＳＢ４Ｂ、副ビット線ＳＢ１ＡとＳＢ１Ｃ、副ビット線ＳＢ５ＡとＳＢ５Ｃについてのバンクセルの共有により、バンク選択線を減らすことができる。
【０１１５】また、補助導電領域ＢＢ１１，ＢＢ２１，ＢＢ１２，ＢＢ２２はそれぞれコンタクトホールＣ１１，Ｃ２１，Ｃ１２，Ｃ２２を介して主ビット線ＭＢ１１、ＭＢ２１，ＭＢ１２，ＭＢ２２に接続されている。
【０１１６】また、本実施形態８の構成では、５本の副ビット線ＳＢ１Ａ〜ＳＢ５Ａを一単位としてまとめて配置し、５本づつの副ビット線の配置領域の間は、ＲＯＭプログラム用のイオン注入処理等による分離帯（ＢＡＲ）により電気的に分離されている。
【０１１７】なお、上記実施形態では、イオン注入によりＲＯＭプログラムを行うマスクＲＯＭについて説明したが、本発明は、他のマスクＲＯＭやＥＥＰＲＯＭ等の不揮発性メモリに容易に適応できることは明らかである。
【０１１８】
【発明の効果】以上のように本発明によれば、階層ビット線方式のＲＯＭにおいてバンクセルによるビット線電流の減少を抑えつつ、メモリセルアレイの面積の減少を図ることができる効果がある。また、バンクセルのゲート幅を拡大してもメモリセルアレイ面積を低減できる効果もある。
【出願人】 【識別番号】０００００５０４９
【氏名又は名称】シャープ株式会社
【出願日】 平成８年（１９９６）６月１１日
【代理人】 【弁理士】
【氏名又は名称】山本 秀策
【公開番号】 特開平９−３３１０３０
【公開日】 平成９年（１９９７）１２月２２日
【出願番号】 特願平８−１４９６１５