半導体装置およびその製造方法 - 特開平９－３３１０２７

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【発明の名称】	半導体装置およびその製造方法
【発明者】	【氏名】佐藤淳史
【目的】
【構成】

【特許請求の範囲】
【請求項１】少なくとも１つ以上のアンチフューズ構造を含む半導体装置において、該アンチフューズ作成領域に該アンチフューズのデータ書込部分を特定する構造を含むことを特徴とする半導体装置。
【請求項２】前記アンチフューズのデータ書込部分を特定する構造が、書込電圧の電界強度を集中せしめる構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記書込電圧の電界強度を集中せしめる構造が、前記アンチフューズのデータ書込部分の膜厚が該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄い構造であることを特徴とする請求項１記載乃至請求項２記載の半導体装置。
【請求項４】少なくとも１つ以上のアンチフューズ構造を含む半導体装置の製造方法において、該アンチフューズ作成領域に該アンチフューズのデータ書込部分を特定する構造を作成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】前記アンチフューズのデータ書込部分を特定する構造を作成する工程が、書込電圧の電界強度を集中せしめる構造を作成する工程であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】前記書込電圧の電界強度を集中せしめる構造を作成する工程が、前記アンチフューズのデータ書込部分の膜厚を該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄く作成する工程であることを特徴とする請求項４記載乃至請求項５記載の半導体装置の製造方法。
【請求項７】前記アンチフューズのデータ書込部分の膜厚を該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄く作成する工程が、スパッタ法を用いたアンチフューズ作成工程であることを特徴とする請求項４記載乃至請求項５記載乃至請求項６記載の半導体装置の製造方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はアンチフューズ構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】アンチフューズは、不揮発性半導体記憶装置デバイスに用いられる重要な構造である。その構成は金属等の二配線層間に配線材質との反応が可能な絶縁膜をはさんだ構成であり、その原理は或るビットの二配線層間に所定の電圧を印可することにより絶縁膜の一部を配線材質と反応させて低抵抗化することであり、その機能の重要さは、絶縁膜のままのため高抵抗であるビットと低抵抗化されたビットとでの抵抗の違いを用いこれを記憶装置として利用できる点にある。図２は従来の二配線層間に形成されたアンチヒューズ構造を含む半導体装置の断面図である。以下図２に従って従来技術でのアンチヒューズ構造を含む半導体装置の構造を説明する。２００はシリコン基板等の非絶縁体基板である。２０２は第１絶縁層である。２０３は第１配線層であり、２０４は第２絶縁層である。２０５はアンチフューズの下部電極となる第２配線層であり、第３絶縁層２０６形成後、接続孔２０７をウェットエッチング法、ドライエッチング法等の組み合わせ等で形成する。２０８はアンチヒューズ層であり高抵抗ａ－Ｓｉ層等からなる。このアンチフューズ層２０８は第２配線層２０５および上部電極である第３配線層２０９で挟まれた構造となる。低抵抗状態を記憶させたい或るビットの第２配線層２０５と第３配線層２０９との間に電圧を印可することにより、アンチフューズ層２０８の一部が配線層と反応して低抵抗化する。主としてこの反応は非可逆であり、またアンチフューズ層２０８の一部が一旦低抵抗化した後はアンチフューズ層２０８の他の部分は低抵抗化することなく、以後の導通は低抵抗化した部分を通してのみ起きる。以下、このようにして低抵抗化したビットを書き込まれたビットと呼び、或るビットを低抵抗化することを書き込むと表現し、書き込む時に第２配線層２０５と第３配線層２０９との間に印可する電圧を書き込み電圧と呼ぶ。
【０００３】
【発明が解決しようとする課題】従来のアンチフューズ構造を含む半導体装置では、接続孔２０７の底部面積が或る一定の広がり（例えば直径０．８ｕｍの円形）を持っている構造である。第１絶縁層２０２と非絶縁体基板２００との間に作成されたトランジスタ等の構造や、或いは第１配線層２０３により、アンチフューズ形成領域の下地はランダムな段差となっており、書き込みを行おうとしたビット各々で微妙に電界の集中の状態が違うため、書き込み電圧のばらつきやそれにともなう書き込み後抵抗のばらつきを引き起こすという問題がある。アンチフューズ層としてａ－Ｓｉを用いた或るビットへの書き込みとは、高抵抗ａ－Ｓｉをはさむ一方の例えば金属からなる配線層に電圧を印加することにより発生する熱でａ－Ｓｉと配線層を構成する金属とでシリサイド反応を起こさせ、低抵抗化することである。この書き込みは或る一定以上の印可電圧による或る一定以上の電界強度により行われ、一般的には接続孔底部エッジ部分のみのごく小さい面積で起こる。例えば平面上に形成されるアンチフューズと下地段差による斜面上で形成されるアンチヒューズとを比較してみると、接続孔壁面と接続孔底の配線層のなす角度の違いから、平面上と斜面上とに形成されるアンチフューズ層ａ－Ｓｉにかかる実効的な電界強度が変わり、書き込みに要する電圧に違いを生ずる。しかし、外部から印可する書き込み電圧は簡便のため、書き込み電圧の高いパターンを基準に用いて一定値に設定することから、実効的に高い電界強度がかかるビットではシリサイド反応を起こす面積が大きくなり書き込み後抵抗が他のビットより低くなる。このようにして実効書き込み電圧、書き込み後抵抗のばらつきが起こる。また、書き込みに要する電圧のばらつきのため、書き込みに要する電圧が低いビットでは、書き込み前であってもアンチフューズ層ａ－Ｓｉにかかる実効電界強度が高いため電界によるストレスが大きくなり、書き込み前の絶縁状態での信頼性まで劣化してしまう。
【０００４】この書き込み電圧のばらつきを下地を選ぶことによって解決しようとする公知例がある。例えば特開平０５－１２９４３９ではアンチフューズ層の下地が平坦となる、ひいては書き込みに要する電圧を一定とするように第１絶縁膜の開口部と第２開口部の位置を平面的に必ず変えるようにしている。これでは下地に対する自由度がなく設計上の制約が大きく高集積化に対応した半導体装置は作成できない。
【０００５】また別の公知例ではこの書き込み電圧のばらつきの問題を、或るビットでの書き込みに関わる面積を限定することで解決しようとしている。例えば特開平０５－１２１５５７は上部電極または下部電極の一部を切り取ることによってアンチフューズ層との反応を起こす場所を限定しようと言うものである。これはフォト・エッチの工程を増加させるものであり、また、切り取られた配線金属端での電界集中が予想できないため現実的ではない。
【０００６】本発明はこれら書き込み電圧のばらつきに起因する課題を解決するものであり、その目的とするところは書き込み電圧のばらつきを簡便な方法で低減でき、ａ－Ｓｉ膜書き込み前の絶縁状態での信頼性を向上させた半導体装置を提供することである。
【０００７】
【課題を解決するための手段】前記課題の解決のために本発明の半導体装置は次のことを特徴とする。
【０００８】少なくとも１つ以上のアンチフューズ構造を含む半導体装置において、該アンチフューズ作成領域に該アンチフューズのデータ書込部分を特定する構造を含むことを特徴とする。
【０００９】前記アンチフューズのデータ書込部分を特定する構造が、書込電圧の電界強度を集中せしめる構造であることを特徴とする。
【００１０】前記書込電圧の電界強度を集中せしめる構造が、前記アンチフューズのデータ書込部分の膜厚が該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄い構造であることを特徴とする。
【００１１】また、前記課題の解決のために本発明の半導体装置の製造方法は次のことを特徴とする。
【００１２】少なくとも１つ以上のアンチフューズ構造を含む半導体装置の製造方法において、該アンチフューズ作成領域に該アンチフューズのデータ書込部分を特定する構造を作成する工程を含むことを特徴とする。
【００１３】前記アンチフューズのデータ書込部分を特定する構造を作成する工程が、書込電圧の電界強度を集中せしめる構造を作成する工程であることを特徴とする。
【００１４】前記書込電圧の電界強度を集中せしめる構造を作成する工程が、前記アンチフューズのデータ書込部分の膜厚を該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄く作成する工程であることを特徴とする。
【００１５】前記アンチフューズのデータ書込部分の膜厚を該データ書込部分以外の前記アンチフューズ作成領域の膜厚よりも薄く作成する工程が、スパッタ法を用いたアンチフューズ作成工程であることを特徴とする。
【００１６】
【発明の実施の形態】図１は本発明の実施の形態に関わる、二配線層間に形成されたアンチフューズ構造を含む半導体装置の断面図である。また、図３は本発明の実施の形態に関わる、二配線層間に形成されたアンチフューズ構造を含む半導体装置の主要部分の断面図である。以下図１に従って本発明の実施の形態に関わるアンチフューズ構造を含む半導体装置の構造を説明し、また必要な部分で図３を用いて主要部分を説明をする。１００はシリコン基板等の非絶縁体基板である。１０１は素子分離構造またはトランジスタなど、アンチフューズの下地段差となる部分の概念的な構造である。１０２は第１絶縁層である。１０３は第１配線層であり、例えば多結晶シリコン等の材質からなる。第１配線層１０３の構成としては、多結晶シリコン単層または抵抗を下げるため多結晶シリコンと金属もしくは金属シリサイドとの２層構造にするのもよい。１０４は第２絶縁層である。１０５はアンチフューズの下部電極となる第２配線層であり、本発明の実施の形態ではスパッタ法を用いてＡｌ－Ｃｕ層の上層にＴｉＮ層という構成で形成した。１０６は第３絶縁層であり、ＣＶＤ法（化学気相成長法）によるＳｉＯ２を用いた。１０７は第２配線層１０５と第３配線層１０９を接続するための接続孔であり、本発明の実施の形態においてはドライエッチング法を用いて形成した。接続孔１０７の形成方法はこれに限らず、例えばフッ酸水溶液を用いたウェットエッチング法、ＣＦ４ガスを用いたドライエッチング法、あるいは該ウェットエッチング法および該ドライエッチング法との組み合わせを用いてもよい。本発明の実施の形態に関わるエッチング後の形状は垂直形状であるが、エッチング後の形状は垂直形状からテーパー形状もしくは接続孔上部に面取りを持つ形状など、どのような形状でも良い。第３絶縁層１０６の接続孔１０７における上部はウェットエッチング法あるいはその他のエッチング方法により面取りがなされていると、第３配線層１０９の面取り部分直上でのカバレジがよくなるという効果がある。１０８はアンチヒューズ層であり、スパッタ法により形成された高抵抗ａ－Ｓｉ層からなる。この点が本発明の実施の形態で最も重要な部分である。図３に見られるように、図１で１０８として描かれているアンチフューズ層は接続孔３０７の底部の端部アンチフューズ層３０８１と中心部アンチフューズ層３０８２とに分けられる。端部アンチフューズ層３０８１では中心部アンチフューズ層３０８２よりもその膜厚が薄くなっており、特にアンチフューズ層の側壁と接する部分においては極端に薄くなる。本発明の実施の形態においてはこの膜厚は中心部アンチフューズ層３０８２の膜厚の６５％にまで薄くなっていた。なお、本発明の実施の形態ではこの割合を限定はしていない。高抵抗ａ－Ｓｉ層の形成にスパッタ法を用いたため、中心部でのアンチフューズ層膜厚より端部でのアンチフューズ層膜厚が薄くなるという点が重要である。このようにして得られたアンチフューズ層では、後に形成する第３配線層３０９と第２配線層３０５との間に電圧を印可して書き込みを行おうとしたときに薄い部分、即ち底部の縁部を中心とした端部アンチフューズ層３０８１に電界強度が集中し、該部分においてシリサイド化が起こり低抵抗化することになる。図３では断面図であるため３０８１は２箇所であるかのように描かれているが実際は接続孔３０７の底部の周（円周）を成している。そのため実際は３０８１の周の内の或る部分が電圧印可によりシリサイド化することになる。シリサイド化が起こる部分の面積的な広がりは周の方向、即ち比較的同じ膜厚である端部アンチフューズ層３０８１への広がりに限られており、従来と比較してその面積は飛躍的に小さくなった。また、広がり方向が限定されたためその面積のばらつきも小さくなったことから、ビット間での書き込み電圧のばらつきや書き込み後の抵抗のばらつきも小さくなった。図１に戻って説明を続けるが、アンチフューズ層１０８の形成後にＡｒ等のイオン種を打ち込むとアンチフューズ層は高抵抗化し、書き込み前の絶縁状態での信頼性が向上するという効果がある。このアンチフューズ層１０８は図３の同じ構成で説明したとおり第２配線層１０５と第３配線層１０９とで挟まれた構造となる。１０９は第３配線層であり、本発明の実施の形態ではスパッタ法で形成した。また、その詳細な構造は下層にバリア層、上層に導電体層という構成であった。ここまで本発明の実施の形態に関わる半導体装置の構造を説明してきたが、その中で記述された材質や形成方法等はこれに限定されるものではない。たとえばアンチフューズ層１０８は長距離スパッタ法により形成してもよい。この方法を用いることにより、特にウェハーのエッジのチップで顕著なことであるが端部アンチフューズ層３０８１に更に厚い部分と薄い部分とが出来る。薄い部分においては書き込み時の電界が集中しやすく、またそのため、アンチフューズ層３０８１のうち該薄い部分が選択的にデータ書き込み部分となる。
【００１７】また、アンチフューズを用いた不揮発性半導体記憶装置デバイスのデザインルールが微細になっていくのに従って、アンチフューズ層１０８の形成される接続孔１０７は小さくなっていくことが予想される。今後接続孔１０７の上部エッジでのアンチフューズ層１０８のカバレジは改良されていくことが望ましいが、接続孔１０７の底部でのカバレジは少ない方がよい。普通に考えるとカバレジを改善することで安定した配線接続が得られるが、底部においてはむしろカバレジが悪くアンチフューズ層１０８に薄い部分が出来た方がその部分に集中する電界が強くなり、データ書き込み部分を特定する効果が高くなる。スパッタ法のうち、長距離スパッタ法を用いることにより、特にデータ書き込み部分を特定する効果が得られる。尚、アンチフューズ層１０８に薄い部分を作成する方法として、パターニングによる方法など他の方法も適当である。本発明の実施の形態においてはアンチフューズ層における成膜方法を工夫することによりアンチフューズのデータ書き込み部分を特定することが出来た。
【００１８】
【発明の効果】本発明の半導体装置はアンチフューズのデータ書き込み部分を簡便な方法で特定することにより書き込み電圧のばらつきをへらすことが出来た。また、本発明においては別な効果も副次的に得られた。アンチフューズでは書き込み前のリーク電流が存在したが、データ書き込み部分の面積が小さくなったことにより、このリーク電流の低減も達成できたのである。そのため、アンチフューズ層の書き込み前状態での信頼性が向上した。あわせて、接続孔形成時にエッチング法を選択する必要なく、また、現有のスパッタ法を用いることができ、アンチフューズ各ビット間での書き込み電圧や書き込み後の抵抗のばらつきを抑制することが出来る。そして書き込み前の特性や信頼性も、書き込み後の特性や信頼性もばらつかず良好な不揮発性半導体記憶装置デバイスの提供に大きく寄与することが出来た。

【出願人】	【識別番号】０００００２３６９【氏名又は名称】セイコーエプソン株式会社
【出願日】	平成８年（１９９６）６月１１日
【代理人】	【弁理士】【氏名又は名称】鈴木喜三郎（外１名）
【公開番号】	特開平９－３３１０２７
【公開日】	平成９年（１９９７）１２月２２日
【出願番号】	特願平８－１４９６０５