トップ :: H 電気 :: H01 基本的電気素子




【発明の名称】 半導体集積回路および半導体装置
【発明者】 【氏名】宮林 正幸

【氏名】谷口 一雄

【氏名】田村 淳

【氏名】松本 賢
【目的】
【構成】
【特許請求の範囲】
【請求項１】 半導体基板の表面に形成された少なくとも２つのウェルと、ウェル表面側に形成されたトランジスタを含む素子群からなり、ウェル相互間で別々に配置されて互いに非同期で動作する少なくとも２つの回路ブロックと、互いに非同期で動作する回路ブロックごとに電気的に分離されて半導体基板上に配線され、各回路ブロックに接続される電源線および信号線とを有する半導体集積回路。
【請求項２】 前記回路ブロックには、メモリセルアレイが幾つかのメモリセル集合体に区分されてできた各メモリブロックが含まれる請求項１に記載の半導体集積回路。
【請求項３】 前記請求項１に記載の半導体集積回路が内蔵され、前記非同期に動作する回路ブロックごとの電気的な分離状態を保ったまま、前記電源線，信号線の何れかが内部結線された複数の端子を、外周面に有する半導体装置。
【請求項４】 前記請求項２に記載の半導体集積回路が内蔵され、前記非同期に動作する回路ブロックごとの電気的な分離状態を保ったまま、前記電源線，信号線の何れかが内部結線された複数の端子を、外周面に有する半導体装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、いわゆるチップと称される半導体集積回路、及びこれをパッケージング後の半導体装置に係わる。とくに、本発明は、同一チップ内において、非同期で動作する回路ブロック相互間を電源ライン等を介して伝達される干渉ノイズの防止技術に関する。
【０００２】
【従来の技術】一般に、電子回路を同一基板上に集積化した半導体集積回路は、電子回路的な見方をすれば、その機能単位で、あるいは同じ機能でも同期して動作するか否か等で区分される幾つかの回路ブロックから構成されている、と言うことができる。ここで、「同期して動作する」とは、各回路ブロックが他の回路ブロックと時間的に関連づけられて動作することをいい、「非同期して動作する」とは、これらが時間的に互いに独立して動作することをいう。たとえば、ＤＲＡＭの場合、メモリセルアレイ，各種デコーダ，入出力回路，電源回路等、それぞれ機能が異なる複数の回路ブロックにより構成されている。また、このうちメモリセルアレイは、例えばワード線セクタごとといった所定単位で分割された複数のメモリブロックから構成され、この単位でデータの書込み及び読出しがなされることから、同期動作するか否かの観点では更に細かな幾つかの回路ブロックから構成されているといえる。
【０００３】そして、これら回路ブロックには、電源電圧供給線や基準電圧供給線といった電源線が各々接続されている。また、各回路ブロックには入力信号線及び出力信号線が、それぞれ接続されている。
【０００４】一方で、この半導体集積回路を構造的に見れば、半導体基板表面側にｎ型又はｐ型の不純物を導入することで各種ウェルが形成され、各回路ブロックは、このウェル内の半導体基板表面側に形成された素子群から構成されている。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積回路において、例えばＤＲＡＭを例にとると、各メモリブロックのデータ書込みや読出しはメモリブロックごとに逐次行い、データ消去はメモリブロックの一部又は全てに対し同時に行う場合が、以前は殆どであった。したがって、電源線が共通化されていると、その電位変動が回路ブロック相互に伝達されこととなる。ところが、回路ブロック間を同期動作させている限りにおいては、電源線の電位が多少変動しても、これが回路ブロックの正常動作を阻害するまでには至らず、この電位変動については余り問題視されていなかった。
【０００６】これに対し、近年の動作速度の短縮化にともなって、異なるメモリブロックに対し、非同期でデータの書込みや読出しを行う場合が増えている。たとえば、一方の複数個のメモリブロックが同期してビット線の充放電を開始し、これに少し遅れて他方のメモリブロックがワード線を立ち上げ、そのメモリセルの記憶データを読出す場合がある。また、一方のメモリブロックと他方のメモリブロックが略同時にビット線の充放電を開始するが、一方ではデータの書き込みを行い、他方ではデータの読み出しを行う場合もある。
【０００７】これらの場合、上記した電源線の電位変動が、一方の回路ブロックから非同期で動作する他方の回路ブロックに伝達されると、これが干渉ノイズとなって他方の回路ブロックの誤動作や動作速度の低下を招くおそれが強くなるといった問題が新たに生じてきた。
【０００８】たとえば、上記した前者の場合では、一方のメモリブロックのビット線の充放電により、電源線の電圧降下が発生し、他方のメモリブロックのワード線が所定時間内で所望の電位まで到達するのに時間がかかることがあった。また後者の場合では、一方のメモリブロックのビット線の充放電による電源電圧供給線の電位降下、及び基準電圧供給の電位上昇により、他方のメモリブロックのビット線を介したデータ読み出し時間が長くなることがあった。これらのセンシング動作の遅れは、高速動作を阻害したり誤動作の原因になることから、この干渉ノイズの要因となる電位変動を如何に抑えるか、あるいはその影響を如何にして少なくするかが、デバイスの誤動作を防止し高速性能を維持する上で重要な課題となってきた。
【０００９】本発明は、このような実情に鑑みてなされ、非同期で動作する回路ブロック間で電位変動を遮断するようにし、これにより干渉ノイズの発生を有効に防止した半導体集積回路および半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述した従来技術の問題点を解決し、上記目的を達成するために、本発明らは、ＤＲＡＭにおける干渉ノイズについて鋭意検討した結果、非同期で動作するメモリブロック間における干渉ノイズは、主に、電源電圧供給線や基準電圧供給線の変動として伝達されるものと、半導体基板のウェルを介しトランジスタのしきい値電圧を変動させるものとがある、との知見を得た。
【００１１】この知見をもとに、本発明の半導体集積回路では、非同期で動作する各ブロック相互間で、ウェルを分けるとともに、電源線及び信号線を電気的に分離して接続させることとした。すなわち、本発明の半導体集積回路は、半導体基板の表面に形成された少なくとも２つのウェルと、各ウェル表面側に形成されたトランジスタを含む素子群からなり、ウェル相互間で別々に配置されて互いに非同期で動作する少なくとも２つの回路ブロック（例えば、半導体メモリのメモリセルアレイを構成するメモリブロック）と、互いに非同期で動作する回路ブロックごとに電気的に分離して半導体基板上に配線され、各回路ブロックに接続された電源線および信号線とを有することを特徴とする。
【００１２】従来におけるウェル形成は、主に、トランジスタの種類やプロセス上の制約等で決められていた。また、従来においても、たとえば複数種類の電源電圧を供給する必要がある場合においては、電源線の電気的な分離も行われていた。これに対し、本発明では、非同期で動作するか否かといった観点で、電源供給線のほか、ウェルや信号線が、それぞれ分離されている。したがって、これらを介した電位変動が、非同期で動作する回路ブロック間を相互に伝達されることがなく、これにより干渉ノイズによる誤動作が防止される。また、干渉ノイズによりビット線等の充放電が邪魔されて、その時間が延びて高速動作を阻害するようなこともない。
【００１３】一方、本発明の半導体装置は、上記した本発明の半導体集積回路が内蔵され、非同期に動作する回路ブロックごとの電気的な分離状態を保ったまま、電源線，信号線の何れかが内部結線された複数の端子を、外周面に有することを特徴とする。
【００１４】
【発明の実施の形態】上記したように、本発明は、非同期で動作する各ブロック相互間で、ウェルを分け、電源線および信号線を電気的に分離して接続させたものである。本実施形態の詳細な説明に先立ち、まず、本発明者らが、このように本発明を構成するに至る根拠となった不良動作のシミュレーション結果について、図面とともの簡単に述べておく。
【００１５】図５は、この動作シミュレーションのモデルを示す。この半導体装置２では、パッケージ４内に半導体チップ６がマウントされている。パッケージ４には、２本の端子４ａ，４ｂが設けられている。半導体チップ６には、半導体基板表面にウェル８が形成され、ウェル８内に、第１のメモリブロックＭ1 と第２のメモリブロックＭ2 とを有している。また、半導体基板表面には、共通な電源電圧供給線１０と基準電圧供給線１２とが配線され、両メモリブロックＭ1 ，Ｍ2 は、これらの電源線１０，１２を介して接続されている。電源電圧供給線１０と基準電圧供給線１２は、その途中にパッドが設けられ、それぞれがパッケージ４の前記端子４ａ，４ｂにワイヤボンディングされている。
【００１６】図６，７は、このように構成されたモデルを用いた動作シミュレーション結果を示す。図６は、第１のメモリブロックＭ1 がビット線の充放電を開始して、第１のメモリブロックＭ１のデータを書込み又は消去しようとしたときに、これに少し遅れて第２のメモリブロックＭ2 がワード線を立ち上げて、メモリセルに記憶されているデータを読み出そうとした場合である。初期状態では、図６に示すように、ビット線は、不図示の他の電源電圧Ｖccの半分のレベルで保持されている。また、図示のように、ビット線の充放電やセンスアンプ駆動用の電源線１０，１２は、一定な電源電圧ＶDDおよび基準電圧Ｖssで維持されている。
【００１７】この初期状態から、例えば第１のメモリブロックＭ1 がビット線を充電して、メモリセルのデータを書込む場合は、同図（ａ）に示すように、まず、ワード線を昇圧回路等により電源電圧ＶDDより高い電圧Ｖｗまで上げた後、電源電圧ＶDDにより、ビット線をＶcc／２からＶH(BIT)まで充電してメモリセルにデータを書き込む。逆に、データ消去の場合は、ビット線をＶcc／２からＶL(BIT)に放電してデータを消去する。
【００１８】このビット線の充放電にともなって、電源電圧ＶDDおよび基準電圧Ｖssの電位変動が発生する。すなわち、図示のように、ビット線の充放電開始とともに電源電圧ＶDDの電位が低下し、基準電圧Ｖssの電位が上昇する。そして、この充放電の終了とともに元の電位に戻される。
【００１９】この電源電圧ＶDDおよび基準電圧Ｖssの電位変動の最中に、第２のメモリブロックＭ2 が、そのデータ読出しのためにワード線を立ち上げようとすると、このワ−ド線の立ち上げは、電源電圧ＶDDを昇圧して行うために電源電圧ＶDDと連動し、図６（ｂ）のように、電源電圧ＶDDが変動後に復帰するまでワード線の立ち上げが遅れることとなる。この結果、第２のメモリブロックＭ2 のセンスアンプの出力がＶH(SENSE)又はＶL(SENSE)になるタイミングが遅れてしまう。動作シミュレーションでは、単に第２のメモリブロックＭ２のセンシングが遅れるだけであるが、実際の動作では、ワード線を立ち上げ始めてから所定時間を経過したとき以内と、データ読出し時間が制限されているとすれば、センシング途中で読出動作が終了したと判断されてしまう結果、このセンシング遅れが誤動作の原因となる場合がある。
【００２０】図７は、第１のメモリブロックＭ1 と第２のメモリブロックＭ2 とが、ほぼ同時にワード線を立ち上げ、一方の第１のメモリブロックＭ1 がビット線の充放電を開始して、メモリセルのデータを書込み又は消去しようとしたときに、他方の第２のメモリブロックＭ2 ではデータの読出しを行う場合である。
【００２１】この図７の場合は、ワード線の立ち上げが略同時なので、図６のように第２のメモリブロックＭ２側のワード線の立ち上げが遅れるようなことはない。しかし、第１のメモリブロックＭ1 でビット線が充放電するのにともなって、図６の場合と同様に、電源電圧ＶDDおよび基準電圧Ｖssの電位変動が発生する。このため、第２のメモリブロックＭ2 のセンスアンプが、電源電圧ＶDDおよび基準電圧Ｖssの電位が復帰するまでは、そのセンシングがスムーズに行うことができず、図示のようにデータ読出しに時間がかかってしまう。この場合のセンシング遅れも、上記と同様な理由により誤動作の原因となったり、センシング終了を待って次の動作に移行する場合においては、当該半導体メモリの高速動作を阻害する。
【００２２】このような一方のメモリブロックの動作に基づいて発生する電源電圧ＶDDおよび基準電圧Ｖssの電位変動が、干渉ノイズとなって他方のメモリブロックの正常動作を妨げるのは、両者が非同期で動作していることに起因する。すなわち、例えば図７の場合に、両メモリブロックＭ1 ，Ｍ2 が同期して、共にデータの書込み又は消去を行っている場合とか、両者が共にデータの読出しを行っている場合にあっては、メモリセルの数が多ければ多少のセンシング遅れは生じ得るが、図６，７のような誤動作を招くほどの動作異常は見受けられない。なお、本発明で「同期して動作する」とは、メモリブロック等の各回路ブロックが他の回路ブロックと時間的に関連づけられて動作することをいい、「非同期して動作する」とは、これらが時間的に互いに独立して動作することをいう。
【００２３】つぎに、上述した動作シミュレーションの結果をもとに考案された、本発明に係わる半導体集積回路及び半導体装置を、図面にもとづいて詳細に説明する。
第１実施形態図１は、本発明の第１実施形態に係わる半導体装置内部の概略構成を示す上面図、図２は、図１のII−II線に沿った半導体集積回路の概略断面図である。この半導体装置２０は、図１に示すように、パッケージ２２と、このパッケージ２２内のリードフレーム等にマウントされた半導体集積回路（半導体チップ２４）とから構成されている。
【００２４】本発明における半導体チップ２４は、例えば図２に例示するように、ｐ型の半導体基板２６の表面に、４つのｎ型のウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 が分離して形成されている。各ウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 の表面側には、互いに非同期で動作する回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 が形成されている。各回路ブロックＭ1 ，Ｍ2，Ｍ3 ，Ｍ4 は、それぞれトランジスタを含む素子群からなる。以下の説明では、この各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 は、半導体メモリのメモリセルアレイを幾つかのメモリセル集合体に区分されてできたメモリブロックであるとする。
【００２５】たとえば、ＤＲＡＭの場合、各メモリセルは、半導体基板上のメモリキャパシタと、転送用のＭＯＳトランジスタとで構成される。また、各回路ブロックＭ1，Ｍ2 ，Ｍ3 ，Ｍ4 は、ＤＲＡＭのデータ書込みやデータ読出しの際に一度に同じ励起電圧が印加される単位として、例えばワード線セクタごとの複数のメモリセルで構成される。なお、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 には、それぞれセンスアンプが含まれる。また、メモリセルアレイの周辺回路、例えば各種デコーダ，入出力回路，電源回路等の図示は省略してある。
【００２６】本発明の半導体チップ２４では、図１に示すように、それぞれ４本の電源電圧供給線２８，基準電圧供給線３０，入力信号線３２，出力信号線３４が、互いに電気的に分離して配線され、この電気的な分離状態を維持したまま各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 に接続されている。
【００２７】また、本発明におけるパッケージ２２には、同種類の外部端子が、それぞれ半導体チップ２４内で非同期動作する回路ブロックの数（図１では、４つ）づつ設けられている。すなわち、図示側の半導体装置２０では、電源電圧供給線ＶDD1 〜ＶDD4 ，基準電圧供給線ＶSS1 〜ＶSS4 ，入力信号線Ｖin1 〜Ｖin4 ，出力信号線Ｖout1〜Ｖout4と、各４本ずつの外部端子を備えている。そして、これらの外部端子それぞれには、上記した各４本の電源電圧供給線２８，基準電圧供給線３０，入力信号線３２，出力信号線３４の何れかが、その電気的な分離状態を維持したままワイヤボンディングで各々接続されている。
【００２８】このように、本発明の半導体集積回路２４では、これを構成する互いに非同期で動作する回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 それぞれが、別個のウェルＷ1，Ｗ2 ，Ｗ3 ，Ｗ4 内に形成されている。このため、例えばウェルＷ1 の電位が変動した場合でも、これにより他のウェル内でトランジスタのしきい値電圧が変動するようなことがない。
【００２９】また、本発明の半導体装置２０では、その半導体集積回路２４内で、電源線２８，３０および信号線３２，３４が互いに電気的に分離されて配線され、その電気的な分離状態を維持したまま外部端子に接続されている。このため、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 が互いに非同期で動作し、これにより電位変動が生じた場合でも、この電位変動が他の回路ブロックに入力されず、従って、従来から問題となっていた干渉ノイズの発生が防止される。
【００３０】第２実施形態本実施形態は、上述した第１実施形態に、更に基板バイアス用の電源電圧供給線および外部端子を、各回路ブロックごとに追加した場合である。図３は、本発明の第２実施形態に係わる半導体装置内部の概略構成を示す上面図、図４は、図３のIII −III 線に沿った半導体集積回路の概略断面図である。図３中、斜線で示すように、この半導体装置２０には、その各ウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 表面に直接接続され、互いに電気的に分離された基板バイアス用の電源電圧供給線３６が、各ウェルの周回方向に配線されている。また、４つの外部端子ＶBB1 〜ＶBB4 が、第１実施形態の場合に追加したかたちで設けられており、この外部端子ＶBB1 〜ＶBB4 に、それぞれ上記各電源電圧供給線３６がワイヤボンディングで接続されている。
【００３１】これに対応して、半導体チップ２４の各ウェル表面には、各電源電圧供給線３６の電気的接続を良好にするために、高濃度にｎ型不純物が導入された不純物拡散層３８が形成されている。これにより、各ウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 の電位を固定するための電源供給を、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 で独立に行うことができ、基板バイアスによる固定電位の変動を、第１実施形態の場合に比べ一層抑制できる。
【００３２】なお、本実施形態は、基板バイアスを外部から供給する場合であるが、基板バイアス用電源を半導体チップ２４に内蔵させる場合にあっては、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ごとに基板バイアス用電源を設け、その各配線を図３の電源電圧供給線３６と同様に電気的に分離して行うことで、上記したと同様の効果を得ることができる。
【００３３】
【発明の効果】以上説明してきたように、本発明に係わる半導体集積回路によれば、これを構成する互いに非同期で動作する回路ブロックそれぞれが、別個のウェルに形成されていることから、一のウェルの電位が変動した場合でも、これにより他のウェル内でトランジスタのしきい値電圧が変動するようなことがない。
【００３４】また、その半導体集積回路内で、電源線および信号線が互いに電気的に分離されて配線され、これを内蔵した本発明の半導体装置では、その電気的な分離状態を維持したまま外部端子に接続されていることから、各回路ブロックが互いに非同期で動作し、これにより各線の電位変動が生じた場合でも、この電位変動が他の回路ブロックに入力されない。
【００３５】これにより、従来から問題となっていた干渉ノイズの発生を有効に防止した半導体集積回路および半導体装置を提供することができる。すなわち、本発明により、互いの正常動作を邪魔することなく各回路ブロックを相互に非同期で動作させることが可能となり、この結果、半導体デバイスの動作速度向上や効率化が一層進展するものと期待される。
【出願人】 【識別番号】０００００２１８５
【氏名又は名称】ソニー株式会社
【出願日】 平成８年（１９９６）６月１３日
【代理人】 【弁理士】
【氏名又は名称】佐藤 隆久
【公開番号】 特開平９−３３１０２３
【公開日】 平成９年（１９９７）１２月２２日
【出願番号】 特願平８−１５２２５２