| 【発明の名称】 |
半導体装置の製造方法 |
| 【発明者】 |
【氏名】篠原 衛
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| 【目的】 |
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| 【構成】 |
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【特許請求の範囲】
【請求項１】 基板上に素子形成膜を成膜する工程と、前記基板表面の第１領域上の前記素子形成膜上に第１不純物を含む拡散源パターンを形成する工程と、前記基板表面の第２領域上の前記素子形成膜に第２不純物を導入する工程と、熱処理によって前記拡散源パターンから前記素子形成膜に第１不純物を拡散するとともに前記素子形成膜に導入した第２不純物を活性化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】 請求項１記載の半導体装置の製造方法において、前記基板表面の第２領域上の前記素子形成膜に第２不純物を導入する際に、前記拡散源パターンをマスクにして該第２不純物を導入することを特徴とする半導体装置の製造方法。
【請求項３】 請求項１記載の半導体装置の製造方法において、前記素子形成膜は多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項４】 請求項２記載の半導体装置の製造方法において、前記素子形成膜は多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項５】 請求項１記載の半導体装置の製造方法において、前記拡散源膜は、リンシリケート酸化膜、ヒ素シリケート酸化膜、アンチモンシリケート酸化膜またはホウ素シリケート酸化膜からなることを特徴とする半導体装置の製造方法。
【請求項６】 請求項２記載の半導体装置の製造方法において、前記拡散源膜は、リンシリケート酸化膜、ヒ素シリケート酸化膜、アンチモンシリケート酸化膜またはホウ素シリケート酸化膜からなることを特徴とする半導体装置の製造方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】金属−酸化膜−シリコン電界効果トランジスタ（以下ＭＯＳＦＥＴという、ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor ）と抵抗とを搭載する半導体装置の製造方法を、従来の第１製造方法として以下に説明する。
【０００３】まず、半導体基板上に素子分離絶縁膜やゲート酸化膜を形成した後、それらを覆う状態に多結晶シリコン膜を成膜する。続いてオキシ塩化リン（ＰＯＣｌ3 ）蒸気を含む雰囲気中で熱処理を施して多結晶シリコン膜にリンを拡散する。次いで多結晶シリコン膜をパターニングしてゲート酸化膜上にゲート電極を形成し、素子分離絶縁膜上に抵抗を形成する。その後、ソース・ドレイン領域、層間絶縁膜、配線等を形成する。
【０００４】また、任意の抵抗値を有する抵抗をＭＯＳＦＥＴのゲート電極と同一の膜で形成する製造方法を、従来の第２製造方法をして以下に説明する。
【０００５】まず、半導体基板上に素子分離絶縁膜やゲート酸化膜を形成した後、それらを覆う状態に多結晶シリコン膜を成膜する。続いてイオン注入法によって多結晶シリコン膜にホウ素を注入する。次いでＭＯＳＦＥＴのゲート領域となる多結晶シリコン膜にリンをイオン注入する。その後多結晶シリコン膜をパターニングしてゲート酸化膜上にゲート電極を形成し、素子分離絶縁膜上に抵抗を形成する。その後、ソース・ドレイン領域、層間絶縁膜、配線等を形成する。
【０００６】
【発明が解決しようとする課題】上記従来の第１製造方法によって形成された抵抗は、ＭＯＳＦＥＴのゲートと同一の抵抗値になる。そのため、抵抗には設計上の自由度が無い。すなわち、ＭＯＳＦＥＴのゲート電極は、寄生の（ゲート）配線抵抗を低減するため、低抵抗とする必要があるが、そのとき、抵抗も抵抗値が小さくなるため、抵抗としての機能を果たさなくなる。逆に、抵抗の抵抗値の要求からゲート電極を構成する多結晶シリコンに対するリンの拡散量を少なくすると、ＭＯＳＦＥＴのゲート電極の抵抗値もともに高くなるため、ＭＯＳＦＥＴの動作速度が低下する。
【０００７】上記従来の第２製造方法によって形成された抵抗は、ＭＯＳＦＥＴのゲート電極（例えば数十Ω／□）とは独立の抵抗値（例えば数ｋΩ／□）とすることが可能である。しかしながら、薄いゲート酸化膜上の多結晶シリコンに高濃度のイオン注入を行うことは以下のような問題を発生する。上記問題とは、■イオン注入によって注入されたリンの濃度分布は注入方向に沿った分布を有し、テール部分がゲート酸化膜やその下部のＭＯＳＦＥＴのチャネル部分に到達するため、ＭＯＳＦＥＴ特性を変動させる原因になる。■イオン注入によって注入されたリンの一部分が多結晶シリコンの粒界を通り抜けてゲート酸化膜やその下部のＭＯＳＦＥＴのチャネル部分に到達するため、ＭＯＳＦＥＴ特性を変動させる原因になる。■リンがＭＯＳＦＥＴ領域にイオン注入されることによる物理的ダメージによりＭＯＳＦＥＴのチャネル部分に結晶欠陥を発生するため、電流リークの発生、信頼性の低下を来す。そのため、ＭＯＳＦＥＴの特性や信頼性を劣化させることになる。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解決するためになされた半導体装置の製造方法である。すなわち、基板上に素子形成膜を成膜した後、この基板表面の第１領域上の素子形成膜上に第１不純物を含む拡散源パターンを形成する。続いて基板表面の第２領域上の素子形成膜に第２不純物を導入する。さらに熱処理によって拡散源パターンから素子形成膜に第１不純物を拡散するとともに素子形成膜に導入した第２不純物を活性化するという工程を備えた製造方法である。
【０００９】上記半導体装置の製造方法では、第１領域の素子形成膜上に第１不純物を含む拡散源パターンを形成し、続いて第２領域上の素子形成膜に第２不純物を導入（例えばイオン注入）した後、拡散源パターンから素子形成膜に第１不純物を拡散（例えば固相拡散）することから、第１領域の素子形成膜には高濃度に不純物を導入することが可能になる。一方、第２領域の素子形成膜には、低濃度に不純物を導入することが可能になる。そのため、第１領域の素子形成膜においては不純物の突き抜けの問題や物理的ダメージの問題が発生することなく、高濃度不純物注入が実現される。一方、第１領域と同一の素子形成膜を利用して同時に形成される第２領域の素子形成膜は、第１領域の素子形成膜の抵抗値とは独立に所望の抵抗値に精度良く制御することが可能になる。
【００１０】
【発明の実施の形態】本発明に係わる実施形態の一例を、図１および図２の製造工程図によって説明する。
【００１１】図１の（１）に示すように、局所酸化法〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法〕によって、基板（例えば半導体基板）１１の表面にＬＯＣＯＳ酸化膜１２を、例えば４００ｎｍの厚さに形成する。さらに熱酸化法によって、半導体基板１１の表面にゲート酸化膜１３を例えば２０ｎｍの厚さに形成する。続いて多結晶シリコンからなる素子形成膜１４を例えば化学的気相成長法によって２００ｎｍ〜４００ｎｍの厚さに形成する。その後上記素子形成膜１４の表面に比較的高濃度（例えば１０重量％〜２０重量％程度）のリンを含むリンシリケート酸化膜（以下、ＰＳＧ膜という）１５を、例えば化学的気相成長法によって堆積する。このＰＳＧ膜１５の膜厚は、次の工程で行うイオン注入の際にイオン注入する不純物が下地（素子形成膜１４）に突き抜けることがないような厚さとする。ここでは、例えば４００ｎｍの厚さとする。
【００１２】次いで図１の（２）に示すように、リソグラフィー技術（例えば、レジスト塗布によるレジスト膜の形成、露光、現像、ベーキング等の処理）によって第１領域２１となるＭＯＳＦＥＴのゲート電極の形成領域上にレジストパターン（図示省略）を形成した後、このレジストパターンをエッチングマスクに用いて上記ＰＳＧ膜１５をエッチングする。そしてＰＳＧ膜１５で拡散源パターン１６を形成する。上記エッチングは、例えばフッ酸溶液中に浸漬することによって行う。なお、上記エッチングをドライエッチングによって行ってもよい。その後、上記レジストパターンを除去する。
【００１３】次いでイオン注入法によって、上記第１領域２１を除きかつ少なくとも抵抗の形成領域となる第２領域２２上の素子形成膜１４にホウ素をイオン注入する。このときの注入量によって、抵抗素子の抵抗値を制御する。例えば二フッ化ホウ素イオン（ＢＦ2 + ）を４０ｋｅＶのエネルギーで１×１０14個／ｃｍ2 のドーズ量でイオン注入する。このとき第１領域２１では、イオン注入されるホウ素は拡散源パターン１６中に留まり、第１領域２１（ＭＯＳＦＥＴのゲート領域）の素子形成膜１４には注入されない。
【００１４】続いて図１の（３）に示すように、熱処理を施すことによって、第１領域２１上の拡散源パターン１６から素子形成膜１４中にリンを固相拡散させる。このときの熱処理条件としては、熱処理温度を９５０℃、熱処理時間を３０分に設定した。上記熱処理では、リンを固相拡散するとともに、前記イオン注入によって素子形成膜１４中に注入したホウ素を活性化させる。なお、上記熱処理においては、第１領域２１上の拡散源パターン１６中に注入されたホウ素が素子形成膜１４中に拡散されるが、その量は、固相拡散されるリンの拡散量と比較して極わずかであるので無視することができる。
【００１５】次いで図１の（４）に示すように、リソグラフィー技術によって第１領域２１上にゲート電極を形成するためのマスクとなるレジストパターン（図示省略）および第２領域２２上に抵抗を形成するためのマスクとなるレジストパターン（図示省略）を形成する。次いで各レジストパターンをエッチングマスクに用いて上記素子形成膜１４をエッチングし、ゲート電極１７と抵抗１８とを形成する。その後、上記各レジストパターンを除去する。
【００１６】その後、図２の（１）に示すように、イオン注入法によって、上記ゲート電極１７の両側の半導体基板１１に不純物を導入して、ソース・ドレイン領域１９，２０を形成する。さらに上記ゲート電極１７および抵抗１８を覆う状態に上記半導体基板１１上に絶縁膜３１を形成する。この絶縁膜３１は、例えばＣＶＤ法によってリンシリケートガラス（ＰＳＧ）で形成する。
【００１７】次いで図２の（２）に示すように、通常のリソグラフィック技術およびエッチング技術によって、上記絶縁膜３１にコンタクトホール３２〜３５を形成する。さらに通常の配線形成技術を用いて、コンタクトホール３２〜３５に通じる配線３６〜３９を形成する。
【００１８】上記実施形態で説明した製造方法によって作製されるＭＯＳＦＥＴのゲート電極１７は、拡散源パターン１６からの固相拡散によって素子形成膜１４にリンが注入されるので、十分に高濃度のリンを含む低抵抗なゲート電極１７となる。また、ＭＯＳＦＥＴのゲート電極１７と同一層の素子形成膜１４を利用して形成された抵抗１８は、イオン注入によるホウ素のドーズ量を制御することによって抵抗値を所望の値に制御することが可能になる。そのため、抵抗設計上の自由度が増す。しかもイオン注入工程では、ＭＯＳＦＥＴが形成される素子形成膜１４の第１領域２１は拡散源パターン１６で保護されているので、イオン注入領域を特定するためのレジストマスクを形成するリソグラフィック工程が不要になる。そのため、工程数が削減できる。それとともに、イオン注入工程で危惧される物理的ダメージによるＭＯＳＦＥＴ特性や信頼性の劣化がない。
【００１９】なお、上記実施形態では、ＭＯＳＦＥＴのゲート電極１７と抵抗１８とを形成する製造方法を、一例として説明したが、それに限定されることはなく、素子形成膜（上記実施形態では素子形成膜１４に相当）の第１領域２１に固相拡散で不純物を拡散した領域を形成する工程と、固相拡散の拡散源となる膜（上記実施形態では拡散源パターン１６に相当）をマスクにしてイオン注入した不純物を活性化する工程とを同時に行うものであればよい。したがって、バイポーラトランジスタのエミッタやベースの取り出し電極と抵抗の同時形成、ＭＩＳ（Metal Insulator semiconductor ）容量電極との同時形成等も、本発明の製造方法によって形成することが可能である。
【００２０】また、上記実施形態の説明では、拡散源パターン１６をＰＳＧ膜で形成したが、素子形成膜１４に拡散する不純物によって、ヒ素シリケート酸化膜、アンチモンシリケート酸化膜またはホウ素シリケート酸化膜で形成することも可能である。さらに上記実施形態で示した各種プロセス条件は一例であって、その値に限定されることはなく、本発明を達成できる値であればいかなる値であっても差し支えはない。
【００２１】
【発明の効果】以上、説明したように本発明によれば、第１領域の素子形成膜上に第１不純物を含む拡散源パターンを形成し、続いて第２領域上の素子形成膜に第２不純物を導入した後、拡散源パターンから素子形成膜に第１不純物を拡散するので、第１領域上の素子形成膜には高濃度に不純物を導入できる。一方、第２領域上の素子形成膜には低濃度に不純物を導入できる。よって、同一層からなる素子形成膜を利用して、十分に低抵抗な領域と、抵抗値を自由に制御できる領域とを、形成することが可能になる。
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| 【出願人】 |
【識別番号】０００００２１８５
【氏名又は名称】ソニー株式会社
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| 【出願日】 |
平成８年（１９９６）６月１３日 |
| 【代理人】 |
【弁理士】
【氏名又は名称】船橋 國則
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| 【公開番号】 |
特開平９−３３１０２２ |
| 【公開日】 |
平成９年（１９９７）１２月２２日 |
| 【出願番号】 |
特願平８−１５１９３６ |
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