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【発明の名称】 データ処理装置
【発明者】 【氏名】川上 拓也

【目的】 性能を重視した設計が可能で、かつ開発期間を短縮する。
【構成】 入出力装置3、グラフィック表示回路4、外部拡張バス5に接続されるシステムバス6と、CPU1とメモリ2とシステムバス6との間で相互にデータ転送を行うために、データの転送方向の切り換え、バス幅に合わせてデータのサイズの変更等を行うバスインターフェース回路7から構成される。
【特許請求の範囲】
【請求項1】 中央処理装置と複数の入出力装置および主記憶装置からなるデータ処理装置において、入出力装置やグラフィック表示装置に接続されるシステムバスと、前記中央処理装置と前記主記憶装置間でデータを転送するためにデータを一時的に保持する保持手段とデータの転送方向を切り替える切替手段とによってデータをバス幅に分解・結合を行うバスインターフェース回路によりシステムを構成し、かつ前記中央処理装置と前記主記憶装置間は中央処理装置の動作に合わせた最適な転送を行うように構成し、前記入出力装置と前記中央処理装置および前記主記憶装置との転送に関しては標準的な転送方式を採用するためのバスインターフェース回路ブロックからなることを特徴とするデータ処理装置。
【請求項2】 請求項1記載のデータ処理装置において、バスインターフェース回路がバイト単位、ワード単位などで分割されていることを特徴とするデータ処理装置。
【発明の詳細な説明】【0001】
【産業上の利用分野】本発明はデータ処理装置に係り、特に中央処理装置と複数の入出力装置および主記憶装置からなるデータ処理装置に関するものである。
【0002】
【従来の技術】従来のデータ処理装置の一例を図4に示し説明する。一般にデータ処理装置の多くは、この図4に示すような、中央処理装置(CPU)41と主記憶装置(メモリ)42および入出力装置(I/O)43ならびにグラフィック表示回路44などが、単一のバスに接続される形式をもち、各回路間のデータ転送はバスを介して行われる。この図4において、45は外部拡張バス、46はシステムバスである。
【0003】
【発明が解決しようとする課題】この従来のデータ処理装置では、従来のようなバス形式の場合、プロセッサの高速化や、データバス幅の増加に対して、入出力装置、グラフィック表示回路の転送速度やデータバス幅が制限となり、データ処理性能を向上することが難しく、また、性能向上のためには、入出力装置、グラフィック表示回路などバスに接続される回路全ての再設計が必要となり開発のための期間も長くなるというなどの課題があった。
【0004】
【課題を解決するための手段】本発明のデータ処理装置は、中央処理装置と複数の入出力装置および主記憶装置からなるデータ処理装置において、上記入出力装置やグラフィック表示回路に接続されるシステムバスと、上記中央処理装置と上記主記憶装置間でデータを転送するためにデータを一時的に保持する保持手段とデータの転送方向を切り替える切替手段とによってデータをバス幅に分解・結合を行うバスインターフェース回路によりシステムを構成し、かつ上記中央処理装置と主記憶装置間は中央処理装置の動作に合わせた最適な転送を行うように構成し、上記入出力装置と上記中央処理装置および上記主記憶装置との転送に関しては標準的な転送方式を採用するためのバスインターフェース回路ブロックからなるようにしたものである。
【0005】また、本発明の別の発明によるデータ処理装置は、上記のものにおいて、バスインターフェース回路がバイト単位、ワード単位などで分割されているようにしたものである。
【0006】
【作用】本発明においては、プロセッサの性能向上に対して、データ処理速度の向上に与える影響の大きいプロセッサとメモリ間のデータ転送の高速化を実現する。
【0007】
【実施例】図1は本発明によるデータ処理装置の一実施例を示すブロック図で、第1の発明の実施例を示すものである。この図1において、1は中央処理装置(以下、CPUと呼称する)、2は2バンクからなる主記憶装置(以下、メモリと呼称する)、3は入出力装置、4はグラフィック表示回路、5は外部拡張バス、6は入出力装置3やグラフィック表示回路4および外部拡張バス5が接続される32ビット幅のシステムバス、7はこのシステムバス6と、CPU1とメモリ2間を接続するバスインターフェース回路である。
【0008】図2はこの図1におけるインターフェース回路7の構成例を示すブロック図である。インターフェース回路7はこの図2に示すように、CPU1から出力されるデータを保持するCPUライトデータラッチ11と、メモリ2から読み出されたデータを保持するメモリリードデータラッチ15と、このメモリリードデータラッチ15から読み出された64ビット2バンクのデータを32ビット幅に変換するメモリリードデータセレクタ17と、CPUライトデータラッチ11のデータの上位32ビットと下位32ビットとメモリリードデータセレクタ17の32ビットの出力のうちからシステムバスに出力するデータを切り換えるシステムバス出力データセレクタ12と、システムバスからの32ビット幅のデータを上位32ビット下位32ビットに分けてラッチすることにより64ビット幅に変換するシステムバスリードデータラッチ14と、このシステムバスリードデータラッチ14の出力とメモリリードデータラッチ15の出力からCPUに入力するデータを切り換えるCPUリードデータセレクタ13と、メモリに書き込むデータを切り換えるメモリライトデータセレクタ18と、メモリに書き込むデータ保持するメモリライトデータラッチ16と、入出力バッファから構成される。
【0009】ここで、CPUライトデータラッチ11とシステムバスリードデータラッチ14およびメモリリードデータラッチ15ならびにメモリライトデータラッチ16はCPU1(プロセッサ)とメモリ2間でデータを転送するためにデータを一時的に保持する保持手段を構成し、また、システムバス出力データセレクタ12とCPUリードデータセレクタ13およびメモリリードデータセレクタ17ならびにメモリライトデータセレクタ18はデータの転送方向を切り替える切替手段を構成し、この保持手段と切替手段とによってデータをバス幅に分解,結合を行うバスインターフェース回路7によりシステムを構成している。
【0010】つぎに図1に示す実施例の動作を図2を参照して説明する。まず、CPU1がメモリ2からデータをリードする場合には、メモリ2から読み出された64ビットのデータはメモリリードデータラッチ15でバンクごとにラッチされる。このとき、CPUリードデータセレクタ13の出力にはメモリリードデータ側が選択され、CPU側の出力バッファがイネーブルされ、CPU1にメモリリードデータラッチ15のバンク「0」,「1」のどちらかのデータが出力される。つぎに、システムバス側からメモリ2に対するリードの場合には、メモリ2から読み出された64ビットのデータは入力バッファを通りメモリリードデータラッチ15にラッチされる。そして、このメモリリードデータラッチ15のデータはバンクごとに上位32ビット、下位32ビットの単位でメモリリードデータセレクタ17に入力され、このメモリリードデータセレクタ17により選択された32ビットの出力データはシステムバス出力データセレクタ12に入力される。このとき、システムバス出力データセレクタ12の出力はメモリリードデータ側が選択され、システムバス側の出力バッファがイネーブルされて、システムバス6にメモリ2からのリードデータが出力される。
【0011】つぎに、CPU1がメモリ2に対してライトする場合には、CPU1から出力されたデータはメモリライトデータセレクタ18に入力され、このメモリライトデータセレクタ18により選択された出力データは、メモリライトデータラッチ16でラッチされ、出力バッファを介してメモリ2にライトするデータが出力される。つぎに、システムバス6からメモリ2に対するライトの場合には、システムバス6に出力されたデータは、メモリライトデータセレクタ18を介してメモリライトデータラッチ16に入力される。このとき、システムバス6からのデータは32ビット幅であるが、メモリライトデータラッチ16の上位32ビット、下位32ビットの両方に入力し、上位、下位を交互にラッチすることにより64ビットのデータとする。メモリライトデータラッチ16の出力は出力バッファを介してメモリ2に対するライトデータとして出力される。
【0012】そして、CPU1からシステムバス6に対するライトの場合には、CPU1から出力されたデータはCPUライトデータラッチ11でラッチされる。そして、システムバス6は32ビット幅であるので、CPUライトデータラッチ11のデータは、上位32ビット、下位32ビットの2回に分けてシステムバス6に出力される。CPU1がシステムバス6よりリードする場合には、システムバス6上の32ビットのデータは、システムバスリードデータラッチ14の上位32ビット、下位32ビットの2回に分けてラッチすることにより、2つの32ビットデータを64ビット幅に結合して、CPUリードデータセレクタ13の入力とする。そして、CPUリードデータセレクタ13の出力はシステムバスリードデータラッチ14が出力するように切り換えられ、出力バッファを介してCPU1に対するリードデータが出力される。
【0013】図3は本発明の他の実施例を示すブロック図で、第2の発明の実施例を示すものである。この図3において図1と同一符号のものは相当部分を示し、7a,7bはバスインターフェース回路である。そして、このバスインターフェース回路7a,7bはバイト単位、ワード単位などで分割され、この図3に示すようにバスインターフェース回路を8ビットあるいは16ビットなどの単位に分割するように構成されている。
【0014】
【発明の効果】以上説明したように本発明は、プロセッサの性能向上に対して、データ処理速度の向上に与える影響の大きいプロセッサとメモリ間のデータ転送の高速化を実現し、かつ従来使用していた入出力装置、グラフィック表示回路などが接続される標準的なバスに大幅な変更を加えることなく流用することができるようにしたので、データ処理速度に与える影響の大きいプロセッサとメモリ間のデータ転送の転送速度、データバス幅などを他の回路と独立に設計できるので、性能を重視した設計が可能であるという効果を有する。また、CPU、メモリ以外の回路には従来使用してきた回路をそのまま利用することができ、開発期間を短縮することができる効果がある。
【出願人】 【識別番号】000004237
【氏名又は名称】日本電気株式会社
【出願日】 平成4年(1992)3月11日
【代理人】 【弁理士】
【氏名又は名称】山川 政樹
【公開番号】 特開平5−257882
【公開日】 平成5年(1993)10月8日
【出願番号】 特願平4−86611